（测试计量技术及仪器专业论文）高速逻辑分析仪硬件系统设计.pdf

摘要 l 逻辑分析仪是最重要的数据域测试仪器之一，随着数字技术和计算机技术的 发展，逻辑分析仪获得了广泛的应用和快速的发展。根据本人完成的“4 0 0 m s a s 逻辑分析仪”项目硬件研制任务，撰写了该论文。该文介绍了e s 4 5 4 1 逻辑分析 仪的基本工作原理及硬件结构，重点阐述了高速逻辑分析仪数据采集电路以及其 驱动软件的设计。“4 0 0 m s a s 逻辑分析仪”项目是军工型号项目，要求其设计能 投入生产实用，仪器能稳定可靠工作并达到要求的性能指标，因此本文还介绍了 对e s 4 5 4 1 逻辑分析仪进行测试的测试方法及测试结果。7 本文第一章是引言部分，介绍了数字系统的基本特征及逻辑分析仪在数据域 测试中的应用，国内外逻辑分析仪的发展概况，还介绍了本课题的任务。第二章 阐述了高速虚拟逻辑分析仪硬件结构设计，介绍了本逻辑分析仪的硬件总体结构 设计，数据采集及控制板与嵌入式计算机的接口。本章还介绍了数据通道的设计 及各部分的作用，重点探讨了延迟网络的作用，最后还介绍了触发的作用及其实 现的原理以及探头电路的设计原理。 第三章详细阐述了数据采集与存储电路的设计，重点论述了高速数据采集通 道的设计，时钟电路及毛刺识别电路的设计。第四章阐述了触发与存储控制电路 的设计，介绍了触发与跟踪原理，论述了触发识别电路，触发与存储控制电路的 设计，介绍了延迟触发、序列及组合触发以及限定存储的实现方法。第五章介绍 了各控制电路在c p l d 中的实现，重点阐述了分频时钟电路、译码电路、触发识 别电路、限定识别电路、触发与存储控制电路及计数器电路的设计。 第六章介绍了数据采集与控制板的驱动软件的设计，详细阐述了自检程序、 数据采集与控制程序以及数据读取与处理程序的设计。第七章介绍了电路的调试 及存在的问题，主要介绍了硬件电路的调试方法及过程，调试过程中发现的问题 及解决办法，同时介绍了还未解决的问题及其解决方案。第八章介绍了对该逻辑 分析仪的整机测试方法及测试结果。最后一章为结论部分，介绍了该逻辑分析仪 的特点和不足，以及未来逻辑分析仪的发展方向。 关键词：逻辑分析仪；数据域测试；数据采集；分相采样；触欺 a b s t r a c t l o g i ca n a l y z e r i so n eo ft h em o s t i m p o r t a n td a t ad o m a i nt e s t i n s t r u m e n t s f o l l o w i n gt h ed e v e l o p m e n to fd i g i t a lt e c h n i q u e sa n dc o m p u t e rt e c h n i q u e s ，l o g i c a n a l y z e rh a s aw i d e s p r e a da p p l i c a t i o na n d g e t sar a p i dd e v e l o p m e n t t h i sp a p e ri st h e s u m m a r yo fm yg r a d u a t et o p i c “d e s i g no f4 0 0 m s a sl o g i ca n a l y z e rh a r d w a r e ”t h e d e s i g no f t h e h a r d w a r eo f a h i g hs p e e dl o g i ca n a l y z e r ( e s 4 5 4 1 ) a n di t sd r i v es o f t w a r e i sd i s c u s s e di nt h ep a p e r i ta l s oi n t r o d u c e st h et e s t m e t h o d o l o g yo fe s 4 5 4 1l o g i c a n a l y z e ra n d t e s tr e s u l t s t h ef i r s tc h a p t e ri sai n t r o d u c t i o n i td e s c r i b e st h eb a s i cf e a t u r eo f d i g i t a ls y s t e m a n dl o g i ca n a l y z e r sa p p l i c a t i o ni nd a t ad o m a i nt e s t i ti n t r o d u c e st h ew o r ko ft h i s t o p i c t h i sc h a p t e ra l s od e s c r i b e st h eb a s i ct h e o r yo fs a m p l i n gw i t hd i f f e r e n tp h a s e t e c h n o l o g y c h a p t e r2d e s c r i b e st h ed e s i g no ft h eh a r d w a r ea r c h i t e c t u r eo fah i g h s p e e dv i r t u a ll o g i ca n a l y z e r , t h ei n t e r f a c eb e t w e e nt h ee m b e d d e dc o m p u t e ra n dt h e d a t aa c q u i s i t i o na n dc o n t r o lb o a r d t h i s p a r ta l s od i s c u s s e st h ed e s i g no f d a t ac h a n n e l s a n d t h e o r yo f t r i g g e r i nt h el a s ti ti n t r o d u c e st h et h e o r yo f p r o b e c h a p t e r 3d i s c u s s e st h ed e s i g no fd a t a a c q u i s i t i o na n ds t o r a g ec i r c u i t i td i s c u s s e s t h ed e s i g no ft h eh i g hs p e e dd a t ac h a n n e l s ，c l o c kc i r c u i ta n dg l i t c h d i s t i n g u i s h i n g c i r c u i t c h a p t e r4 d e s c r i b e st h e d e s i g n o ft r i g g e ra n ds t o r i n gc o n t r o lc i r c u i t s i t i n t r o d u c e st h et h e o r yo ft r i g g e ra n dt r a c i n g ，d i s c u s s e st h e d e s i g no ft r i g g e rw o r d d i s t i n g u i s h e dc i r c u i t ，t r i g g e r a n d s t o r i n gc o n t r o lc i r c u i t c h a p t e r5d e s c r i b e st h e r e a l i z i n go fc o n t r o lc i r c u i t si nc p l d t h i ss e c t i o nd i s c u s s e st h ep r o c e d u r et h a tu s e g r a p h i c sa n da h d l t od e s i g nc l o c kc i r c u i t ，d e c o d ec i r c u i t ，t r i g g e rw o r d d i s t i n g u i s h e d c i r c u i t ，l i m i t w o r dd i s t i n g u i s h e d c i r c u i t ，t r i g g e r a n d s t o r a g e c o n t r o lc i r c u i ta n d c o u n t e r sc i r c u i t c h a p t e r 6d e s c r i b e st h ed r i v es o f t w a r eo fd a t aa c q u i s i t i o nm a dc o n t r o lb o a r d i t d i s c u s s e st h ed e s i g no fs e l fc h e c k i n gp r o g r a m ，d a t aa c q u i s i t i o na n dc o n t r o lp r o g r a m ， d a t ar e a da n dp r o c e s s i n gp r o g r a m c h a p t e r7i n t r o d u c e st h ea d j u s t m e n to f c i r c u i t ，t h e p r o b l e m sf i n di na d j u s t m e n ta n di t s s o l v em e t h o d s c h a p t e r8i n t r o d u c e st h et e s t m e t h o d o l o g yo f t h i sl o g i ca n a l y z e r , a n dg i v e st h et e s tr e s u l t s t h el a s tc h a p t e ri st h e c o n c l u s i o n i ti n t r o d u c e st h ep e r f o r m a n c e so ft b i sl o g i ca n a l y z e ra n d d e v e l o p i n gt r e n d o f l o g i ca n a l y z e r i nf u t u r e k e yw o r d ：l o g i ca n a l y z e r ；d a t ad o m a i nt e s t ；d a t aa c q u i s i t i o n s a m p l i n gw i t h d i f f e r e n tp h a s e ：t r i g g e l j i 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的 研究成果。具我所知，除了文中特别加以标注和致谢的地方外，论文中不包含 其他人已经发表或撰写过的研究成果，也不包含为获得电子科技大学或其它教 育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任 何贡献均已在论文中作了明确的说明并表示谢意。 签名：j 瓯坦日期：2 ，珲歹月p 日 关于论文使用授权的说明 本学位论文作者完全了解电子科技大学有关保留、使用学位论文的规定， 有权保留并向国家有关部门或机构送交论文的复印件和磁盘，允许论文被查阅 和借阅。本人授权电子科技大学可以将学位论文的全部或部分内容编入有关数 据库进行检索，可以采用影印、缩印或扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解秘后应遵守此规定) 誉避2 -日期：年多月日 电子科技大学硕士论文 第一章绪论 随着大规模集成电路、计算机的出现以及数字技术的飞速发展，数字化的浪 潮席卷全球。以c p u 、d s p 等为基础构成的数字总线系统是数字化处理的核心， 已广泛应用于各行各业。数字总线系统的出现对测试提出了新的需求，有别于传 统的模拟系统，数字系统具有自身的特点，示波器等传统仪器己不能满足数字系 统的需要，必须研制专用于数字系统的数据域测试仪器。逻辑分析仪就是数据域 测试仪器中重要的一种，它为数字系统的开发、维护提供了强有力的工具。根据 军工需求我们研制了e s 4 5 4 1 高速逻辑分析仪。 1 1 数据域测试与逻辑分析仪 1 1 1 数字信息特征与数据域测试 数字系统是由数字电路组成的，处理数字脉冲序列( 二进制信息) 的系统。 一般将它处理的二进制信息称为数据，因此有关数字系统的测试称为数据域测 试，数据域测试就是对数字电路和系统进行故障侦查、定位和诊断。 数字信息是由状态空间概念、数据格式和数据源构成的，它与频域和时域的 信息不一样，具有以下主要特征： ( 1 ) 有严格的时空概念，多路数据同时传输； ( 2 ) 数字信号都是非周期性的，甚至出现偶然性和单次发生的信息； ( 3 ) 数字信息常伴有竞争和冒险现象发生： ( 4 ) 数字系统常由硬件和软件构成，其数字信息互相穿插，互相影响，难以 区分； ( 5 ) 数字信息工作速率变化范围大，一般从纳秒级至秒级。 显然，对数字系统的检测不可能象对模拟系统那样，用示波器及一般的电子 测量仪器是难以观察和测量数字信息的。以上特点决定了对数字系统基本的检测 要求： ( 1 ) 跟踪与分析状态数据流，这是对数字系统进行功能分析所必须的基本 测量。跟踪状态流需要利用地址总线，最好同时也能观测数据总线，以便分析总 线的全面工作情况。需监视的位数多达2 0 - 4 0 位或更多，工作是同步的。由于有 的总线是复用的，因此要求测量时有选择数据的能力； ( 2 ) 为监视总线上的数据流，需要设置个触发字； 高速逻辑分析仪硬件系统设计 ( 3 ) 对于分析异步总线，需要了解各信号状态序列和每个信号在给定状态 的持续时间，以便判断系统是否按正确的时序运行。这要求能分析信号状态之间 的时间关系。 ( 4 ) 需要捕捉干扰或毛刺。 1 1 2 逻辑分析仪在数据域测试中的应用 由于数据域测试具有与时域、频域等测试不同的特点，相应地，人们根据数 字系统特点及其对检测的要求开发了专用于数据域测试的仪器。这些仪器按工作 特点主要分为节点测试器、总线分析仪和开发系统。节点测试器以节点信息为测 试对象，它具有结构简单、使用方便、价格低廉等特点，但数字系统中的数字信 息具有严格的时空关系，因此节点测试器的应用范围有限。总线分析仪是以总线 概念为基础，同时对多条数据线进行观察和测试的仪器，对以c p u 、d s p 等为 核心的复杂数字系统非常有效。开发系统是以提高数字系统研制的效率而产生的 测试仪器。 由于现在的数字系统几乎都是以c p u 、m c u 、d s p 等为核心的总线系统， 要求对多条数据线( 多节点) 同时进行时间和空间上的观察，而总线分析仪恰好 能够适应这种要求。总线分析仪又分为逻辑分析仪、规约分析仪、母线分析仪、 数据发生器等。逻辑分析仪主要用于查找总线相关性故障，它对数据具有很强的 选择能力和跟踪能力。随着微处理器及大规模集成电路的出现和发展，逻辑分析 仪在数据域测试中得到了越来越广泛的应用。 1 1 3 国内外逻辑分析仪发展概况 近年来，国外逻辑分析仪获得了快速的发展，为适应数字系统的飞速发展， t e k 、a g i l e n t 等公司开发了许多高性能的逻辑分析仪，采样率已达2 g h z ，通道 数达数百个，存储深度达数m 。国内在逻辑分析仪的研制方面还相对落后，急 待提高，表1 1 是国内外一些逻辑分析仪型号及其性能对比。 随着数字化和计算机技术在军用和民用领域内应用的日益深入和普及，逻辑 分析仪已成为当前国际上最通用的电子测量仪器之一，它是各种微机系统和数字 系统新产品开发和测试的有力工具。现在，微处理器的速度越来越快，数字系统 也越来越复杂，出现问题的可能性也越来越多，设计者需要一个能在短时间内提 供所有通道数据检测的工具。表1 - 1 中a g i l e n t 公司的1 6 7 0 ，1 6 7 0 0 系列和t e k 公司的t l a 7 0 0 ，t l a 5 0 0 系列产品都是目前市场上能够满足这些要求的主流产 品，它们具有一些共同的特点： ( 1 ) 高的测试速率。t l a 7 0 0 系列定时分析速率最高为2 g h z ，分辨率为5 0 0 p s ， 2 电子科技大学硕士论文 在全通道上提供2 0 0 m h z 的状态分析速率； ( 2 ) 有相当多的通道，为了同时观测数字系统特别是微处理器的多路信息， 逻辑分析仪的通道有的已达上百个； ( 3 ) 存储深度高达数百k 甚至数m ； ( 4 1 具有丰富灵活的触发方式： ( 5 1 逻辑分析仪中带有高性能的微处理器，软件建立在w i n d o w s 平台上 具有很友好的人机界面。 表1 1 国内外逻辑分析仪型号及其性能对比 型号定时速率状态速率通道数存储深度生产厂家 参考售价 a g i l e n t l 6 7 02 5 0 5 0 0 m s 1 3 5 m h z3 4 1 3 66 4 k美国a g i l e n t $ 1 2 0 0 0 a g i 1e n t 5 4 6 2 01 0 0 m s无1 61 m美国a g i l e n t$ 4 5 0 0 a g i1 e n t e 9 3 4 0 2 5 0 m s1 0 0 m h z3 41 2 8 k 美国a g i l e n t$ 5 6 0 0 a g i l e n t i 6 5 5 7 5 0 0 m s1 4 0 m h z1 0 22 m 美国a g i l e n t $ 1 3 0 0 0 a g i l e n t l 6 7 l o 5 0 0 m s1 0 0 m h z1 0 2 1 6 8 k美国a g i l e n t$ 1 0 0 0 0 t l a 7 0 0 系列2 g s1 0 0 m h z1 3 63 2 k美国t e k$ 2 5 0 0 0 t l a 5 1 0 系列 4 0 0 m s1 0 0 m h z1 5 03 2 k 美国t e k$ 1 4 0 0 0 l a 6 4 1 0 01 0 0 m s3 3 m h z6 44 k 电子科大￥1 1 0 0 0 由于逻辑分析仪功能齐全，结构复杂，技术要求高。目前国外生产的逻辑分 析仪都比较昂贵，国内虽然研制了少量的逻辑分析仪，但性能指标偏低，功能也 不完善，不能满足实际需要。各单位需要的高性能逻辑分析仪基本上都是由国外 进口，因此研制高性能的逻辑分析仪具有十分重要的意义。 1 2 e s 4 5 4 1 逻辑分析仪设计任务及要求 根据国内外逻辑分析仪发展现状，我们在九五预研的基础上提出了研制 4 0 0 m s a s 高性能逻辑分析仪的计划并得到批准。本项目的目标是研制具有最高 采样率4 0 0 m s a s 、6 8 通道的逻辑分析仪实用化样机，任务来源是总装军工型号 项目，合同号为：1 1 7 8 2 0 0 0 0 2 0 。原时间要求是2 0 0 1 年1 月至2 0 0 2 年6 月完成， 后提前到2 0 0 2 年1 月鉴定。 e s 4 5 4 1 逻辑分析仪的主要性能指标要求如下： ( 1 ) 通道：6 4 路( 数据) 、4 路( 时钟) ； ( 2 ) 存储深度：3 2 k 路； 高速逻辑分析仪硬件系统设计 ( 3 ) ( 4 ) ( 5 ) ( 6 ) ( 7 ) ( 8 ) 定时分析最大速率：4 0 0 m s a s ； 状态分析最大速率：1 0 0 m h z ： 触发：随机触发 组合触发( 起始、终止、延时、计数) 序列触发( 起始、终止、延时、计数) 有限定存储能力 反汇编能力：8 0 8 6 、8 0 3 8 6 、8 0 9 6 、z 8 0 、8 0 4 8 、8 0 5 1 、6 8 0 5 毛刺捕捉：最小宽度2 5 n s 电子科技大学硕士论文 第二章4 0 0 m s a s 高速逻辑分析仪硬件系统结构设计 2 1 总体结构设计 该虚拟逻辑分析仪建立在p c 平台上，以一块嵌入式单板电脑( 研华 p c m 9 5 7 0 ) 为核心，其总体结构框图如图2 1 。 a c 2 2 0 v + 5 v 一5 v + 1 2 v 图2 - 14 0 0 m h z 逻辑分析仪结构框图 该逻辑分析仪主要包括电源、嵌入式单板电脑、l c d 、硬盘、光驱、软驱、 面板键盘、数据采集与控制板、探头等。其中p c m 9 5 7 0 、l c d 等为外构件，本 文主要讨论数据采集与控制板的设计。数据采集与控制板采用模块化设计，分为 主板与从板，其结构基本相同，每一个板包含3 2 路数据通道和2 路时钟通道。 数据采集与控制板的原理结构框图如图2 2 。 数据采集与控制板主要包含采样锁存电路、先进先出存储器电路( f i f o ) 、 毛刺检测电路、触发识别与控制、存储器读写控制、时钟产生电路等。采样锁存 高速逻辑分析仪硬件系统设计 电路与存储器分为四组，分别由时钟产生电路生成的四路时钟( 相差为9 0 。) 进行采样与存储，以实现4 0 0 m h z 的数据采集速率。从板与主板基本相同，为了 使6 4 路通道同步，从板内时钟采用主板送过来的时钟，因此从板没有晶振和时 钟产生电路。主从板的触发和存储器读写控制均由主板控制，故从板的控制电路 与主板也不相同。 图2 - 2 数据采集与控制板原理框图 2 2 数据采集和控制板与嵌入式计算机之间的接口 嵌入式计算机主板( 研华p c m 9 5 7 0 ) 没有提供标准的i s a 总线接口，只能 通过p c i 0 4 总线传输数据。p c i 0 4 是将p c 及p c a t 总线针对嵌入式系统的应 用需要改进而来，它在i s a 总线基础上增加了8 根地线，由两个总线连接器( 一 个为6 4 针，另一个为4 0 针) 构成。其信号定义如下表2 1 。 表2 - 1p c i 0 4 总线信号定义 p i nn u m b e rj 1 ，p 1r o ，aj 2 p 2r o w b j 3 ，p 3r o w cj 4 ，p 4 r o w d o0 v0 v 1l o c h c h k0 vs b h em e m c s l 6 2s d 7r e s e t d r vl a 2 3 j o c s 】6 3s d 6+ 5 vl a 2 2 i r q l 0 4s d 5 i r q 9 l a 2 1 i r q l l 6 电子科技大学硕士论文 续表2 - 1p c i 0 4 总线信号定义 5s d 45 vl a 2 0 i r q l 2 6s d 3 d r q 2 l a l 9 i r q l 5 7s d 21 2 vl a l 8 1 r q l 4 8s d le n d x f rl a l 7d a c k o 9s d 0+ 1 2 vm e m r d r q o 1 0】o c h r o y( k e y )m e m wd a c k 5 】a e ns m e m w s d 8 d r q 5 】2s a l 9s m e m rs d 9d a c k 6 1 3s a l 8i o w s d 】0d r q 6 1 4s a l 7i o rs d l ld a c k 7 1 5s a l 6d a c k 3 s d l 2 d r q 7 1 6s a l 5 d r q 3 s d l 3+ 5 v 1 7s a l 4d a c k ls d l 4m a s t e r 18s a l 3 d r q l s d l 50 v 1 9s a l 2r e f r e s h( k e y )0 v 2 0s a l ls y s c l k 2 ls a l o i r q 7 2 2s a 9 i r q 6 2 3s a 8 i r q 5 2 4s a 7 i r q 4 2 5s a 6 i r q 3 2 6s a 5d a c k 2 2 7s a 4 t c 2 8s a 3 b a l e 2 9s a 2+ 5 v 3 0s a lo s c 3 1s a o 0 v 3 20 v0 v 由于我们采用的f i f o 宽度为9 位，使用了其中8 位为数据采集通道，因此 在数据传输中采用8 位数据宽度，只使用了s d 0 s d 7 ( 共8 根) 数据线。对数 据采集与控制板的操作均为i o 操作，故使用地址线s a 0 s a 9 ，地址译码定位 在计算机为i o 读写保留的地址区间3 3 0 3 3 f ( 主板) 及3 4 0 3 4 f ( 从板) 。 2 3 数据采集与存储 7 高速逻辑分析仪硬件系统设计 如图2 - 2 所示，数据采集电路主要由延迟网络电路、电平转换、采样锁存、 存储器及时钟电路组成。定时分析采用分相采样存储技术，采样及存储器电路分 成4 组，将1 0 0 m h z 基本时钟通过延时产生4 路相差为9 0 。的时钟，分别送到4 组采样及存储器电路，再将采集的数据用插值的方法，按顺序组合起来，实现了 最高4 0 0 m h z 的数据采集速率。在定时分析1 0 0 m h z 速率分析时，只使用一组采 样及存储电路，2 0 0 m h z 速率分析采用2 组合成数据，4 0 0 m h z 速率分析采用4 组合成数据。 延迟网络的作用是保证高速状态分析时逻辑分析仪的数据通道建立时间和 保持时间符合要求，以便可靠地采集数据。数据建立时间( t ；) 和数据保持时间 ( t 、) 是逻辑状态分析仪进行同步检测所特有的性能指标，它们的意义如图2 3 ： 进入逻辑状态分析仪的数据与同步采样时钟之间的关系必须满足t 。和t 。指 标，否则仪器不能正确取数。 _ i 可检测到的撮小脓宽卜卜一 鬯：广 r i 一。 i r 。- _ 。+ 。_ - 。_ _ _ _ - 。_ 。 i li t _： i ： _ 爿t 。 卜一t s t hi 图2 - 3 数据建立时间和数据保持时间 t ；：数据必须比时钟跳变提前建立的时间 t “：数据必须在时钟跳变后继续保持的时间 尽可能小的建立时间和保持时间，不仅使逻辑分析仪有高的工作频率，而 且数据存取可靠。对逻辑分析仪来说，保持时间t 。是重要的。考虑到逻辑分析仪 的数据通道和时钟通道延时的非一致性，时钟对数据取样的结果可能出现图2 - 4 所示三种情况：( a ) 取样现态，( b ) 取样下态，( c ) 取样不定态。在( b ) 、( c ) 两种情况下，将造成取样数据错误或不稳定的读数。 数据史敛 取样时钟广 ( a ) l h t d( a ) t r = t o 图2 4 t 0 时，取数的三种情况 由于电路元器件的误差，各元器件的传输延时不同，为了可靠地读取数据 8 电子科技大学硕士论文 必须使通道的最小延迟时间t 。；。大于或等于时钟通道的最大延迟时间t 。，即非 正的保持时间，条件为： t d m i n 如m a x 这种非正的保持时间，是以牺牲建立时间的余量获得的，因而对数据通道 中所使用的器件的延时特性提出了更高的要求。 利用延迟网络可以使数据保持时间为零。在数据通道中设置延迟网络，以 便相对于暂存器的写时钟而言，增大数据的延迟。适当地选择延迟时间。可使数 据与时钟到达暂存器时，正好满足暂存器的保持时问( t n 暂存器) 要求；而从仪 器的输入来看，又可得到t h - 0 的效果，如图2 5 ： 同步时钟l 释i 写圳十 l s a 的输入数据信号f = = 刁一“ 茎n姒删型 钷皤婶= 茎哥 ( a ) 延迟网络的设置p ：= = - j ：i 图2 5 延迟网络 经过延迟的数据送入暂存器。暂存器的主要作用有两个：第一，它利用经过 变换后的系统时钟作为采样时钟，把被测系统数据写入暂存器，实现与系统运行 同步，因此，暂存器是逻辑状态分析仪能够同步取数的核心部件。第二，输入多 位并行数据在一个时钟作用下同时进入暂存器，使得各通道信号同步，便于后边 的触发识别，消除因各信号时延不同形成的误触发。 2 4 触发识别与存储控制 触发识别与存储控制主要完成数据观察窗口在数据流中的定位。逻辑分析仪 具有两种工作方式：定时分析，状态分析。状态分析采用外时钟( 被测系统时钟) ， 要求数据窗口中的数据与数据流中的某一段数据完全一致。为使存储数据与被测 数据流一致，应满足 d a t a * f w e n = f ( s c l k ，t r w o r d 。d a t a c ) * d a t a ( 2 - i ) 式( 2 - 1 ) 中，d a t a 为逻辑分析仪f i f o 存储的数据；f w e n 为f i f o 的写使能； s c l k 为状态( 外部) 时钟；t r w o r d 为触发字：d a t a c 为数据控制；d a t a 为被测 系统数据。由式( 1 ) 可知当f w e n 与s c l k 、t r w o r d 、d a t a c 符合严格的关系时， 高速逻辑分析仪硬件系统设计 d a t a = d a t a 。f w e n 与s c l k 、t r w o r d 、d a t a c 的关系由逻辑分析仪的工作方式确 定，例如：工作方式为状态分析、起始触发、零延迟时，当数据流中出现t r w o r d 时则f w e n 在t r w o r d 出现后的第一个s e k 上升沿有效，开始以s c l k 为时钟采 集并存储数据，因此f i f 0 中的数据d a t a 就等于数据流中t r w o y d 后长度等于f i f 0 深度的一段数据d a t a 。 在定时分析时，应满足 d a t a $ f w e n = f ( t r w o r d ，d a t a c ) * d a t a( 2 2 ) 当f w e n 与t r w o r d 符合相应的关系且采样频率为被测系统工作频率的5 l o 倍 时，即可用存储的数据d a t a 得到足够的观察范围和满意的时间分辨率来观察被 测系统数据流。 触发识别与存储控制电路的总体结构框图如图2 - 6 。 读写使能 d 图2 - 6 触发识别与存储控制原理框图 数据送到触发r a m 的地址线( a d 0 a d l 5 ) 上，r a m 的数据端口输出触 发字对应的特征字，该特征字送到触发识别单元，一旦数据( d a t a ) 中出现触 发字，触发识别单元就会检测到其对应的特征字，若符合触发级数规定的要求， 触发识别单元将触发标志( t f ) 置1 。如果事件计数器未满，则计数器加1 ，同 时存储控制单元在采样时钟上升沿将触发识别单元清零复位等待下一次触发的 到来。这里，数据流中出现一次满足条件的触发字，认为是一次事件。 2 ，5 探头的设计 探头用来连接逻辑分析仪与被测系统。探头分无源和有源两种。一般逻辑 分析仪采用扁平多路有源探头，在一个探头中含路时钟通道和多路数据通道。 1 0 皇王型垫查兰堡主丝苎一 数据探头由完全相同的多个通道组成。它把输入数据信号转换成二进制形 式，为适应检测不同逻辑系列( t t l 、e c l 、c m o s ) 数字系统的需要，门限电平有 一个可调范围。探头内高速比较器把被检测信号与门限电平进行比较，以判断信 号的逻辑电平是“1 还是“0 ”。时钟探头连接到被测系统的时钟上，把这个时 钟送给逻辑状态分析仪作为采样时钟。 4 0 0 m h z 逻辑分析仪探头为有源探头，由探头向主机提供e c l 电平的数字信 号。探头电路的原理结构如图2 7 所示。 图2 7 探头电路结构框图 高速逻辑分析仪硬件系统设计 第三章数据采集与存储电路的设计 3 1 高速数据采集通道 由于逻辑分析仪在高速状态分析中，受建立时间和保持时问的制约，其数据 通道的设计至为关键，必须控制数据通道与时钟通道延时时间，以保证数据的正 确性和可靠的采集与存储。数据通道的原理框图如图3 1 。 图3 - 1 数据通道原理框图 延迟网络由一片e c l 到t t l 转换器( m c l 0 0 e 6 0 3 ) 和一片t t l 到e c l 转 换器( m c l 0 0 h 6 0 0 ) 组成，每片可在8 通道上提供3 n s 的延时，因此延迟网络 为数据提供了大约6 n s 左右的延时。由图3 2 可知，状态分析时，锁存时钟l e n 由外时钟经过沿选择器( 异或门m c l 0 0 e l 0 7 ) 和时钟选择器( 多路选择器 m c l 0 0 e 1 5 7 ) 而得，其延时大约5 n s ，锁存器( e c l 到t t l 转换器m c l 0 0 e 6 0 3 ) 的建立时间为1 5 n s ，保持时间为0 8 n s 。因此数据通道和时钟通道的延时基本一 致，且满足了锁存器的要求。 状态分析时，f i f o ( 先进先出存储器) 的写时钟w c l k 是时钟选择器的输 出经e c l 到t t l 转换器后再经过一级t t l 与门( 7 4 a h c 0 8 ) 驱动，然后送到 f i f 0 的写时钟输入端，因此w c l k 相对l e n 的延时约为7 n s 。f i f o 采用的是 c y p r e s s 公司的c y 7 c 4 2 7 1 ，它为双端口设计，可同时读写，其建立时问为3 5 n s ， 保持时间为o 5 n s 。由此可见，整个数据通道和时钟通道的设计完全满足1 0 0 m h z 状态分析建立时间与保持时间的要求。 为了保证实时检测数字系统，逻辑分析仪要使用高速存储器作为测试存储 器，它一般由地址产生电路和r a m 组成。地址产生电路包括地址计数器、读地址 产生器、读写控制、地址选择开关。在普通工作方式下，读写控制使得在整个取 数周期内，地址选择开关一直指向写地址，这时由写地址计数器产生写地址。在 1 2 电子科技大学硕士论文 写时钟作用下，把来自暂存器的输出数据写入所选定地址中。在显示阶段，地址 开关指向读地址，由显示部分产生的读地址把数据读出，并显示。在预存储阶段， r a m 才可能有读写同时进行。 这里设计的4 0 0 m h z 逻辑分析仪存储电路采用先入先出存储器( f i f 0 ) ，它有 一个很大的优点，就是可以省掉外部的地址产生电路而完成同样的功能，使电路 大大简化。我们选取的f i f 0 芯片为c y p r e s s 公司的c y 7 c 4 2 x 1 系列。 c y 7 c 4 2 x 1 是9 - b i t 高速低功耗同步先入先出存储器( f i f o ) ，它可进行读 时钟和写时钟操作。选它作逻辑分析仪的主存储器还有一个好处，c y 7 c 4 2 x i 是管脚全兼容的一系列芯片，不同的是存储深度依次增加，这样可以不改变电路 的结构增加逻辑分析仪的存储深度。它可在1 0 0 m h z 下工作，达到1 0 n s 的读写 周期，完全满足逻辑分析仪1 0 0 m h z 状态分析的要求。为满足分相采集的需要存 储器电路设计为四路( 一路主存储器和三路辅助存储器) ，选用三片c y 7 c 4 2 5 1 1 0 ( 辅助存储器，8 k ) 和一片c y 7 c 4 2 7 1 1 0 ( 主存储器，3 2 k ) 来组成8 个数据通 道，在进行状态分析时，只用了c y 7 c 4 2 7 1 ，c y 7 c 4 2 7 1 是3 2 k 存储深度的f i f o ， 满足逻辑分析仪3 2 k 存储深度的要求。在进行定时分析4 0 0 m h z 时，同时用了 四片f i f o 组成存储器组交替存储，每个存储器存储8 k 的数据，组合起来正好 为3 2 k 存储深度。 3 2 时钟电路 逻辑分析仪有两种工作方式：状态分析和定时分析。状态分析时采用被测系 统的时钟( 也称外时钟) ，定时分析时采用逻辑分析仪自身时基电路产生的时钟 ( 也称内时钟) 。由于逻辑分析仪的存储深度有限，定时分析时为了使数据观察 窗口宽度的灵活扩展以适应不同的被测系统，针对不同的被测对象需要选择不同 的内时钟频率，为此设计了专门的时钟产生和选择电路。而且在2 0 0 m h z 以上速 率定时分析时，采用了分相采样存储技术，时钟电路还要生成4 路相差为9 0 。 的时钟。时钟电路的原理框图如图3 2 。 状态分析时，外时钟与沿选择相异或，由于锁存器和f i f 0 均是上升沿作用， 故当沿选择等于1 时，外时钟下降沿起作用，当沿选择等于0 时，外时钟上升沿 起作用。每块数据采集与控制板有两个时钟输入通道，沿选择后，再通过设置时 钟选择器( 多路选择器m c l 0 0 e 1 5 7 ) 的选择设置端来选择信号时钟s c l k l 或s c l k 2 。 选择器的输出( q + ) 一路送到锁存器的锁存时钟输入端l e n ，另一路经e c l 到t t l 转换器后再通过一级t t l 与门驱动，然后送到f i f 0 的写时钟输入端。 高速逻辑分析仪硬件系统设计 s c l k s c l k 内时钟 1 0 0 m h z c l k 4 c l k 3 c l k 2 c l k l 图3 - 2 时钟电路原理框图 定时分析时，1 0 0 m h z 基本时钟送到时钟选择器，同时将1 0 0 m h z 时钟二分频 得到的5 0 m h z 信号送到可编程分频器，可编程分频器电路由c p l d 实现，可编程 分频器的输出c l k o ( 5 0 m h z 及以下频率时钟) 也送到时钟选择器。定时分析速率 从2 0 0 k h z 到4 0 0 m h z 可选，分析速率为5 0 m l - l z 及以下时，时钟选择器选择内时钟 c l k o ，分析速率为1 0 0 l h z 及以上时选择内时钟1 0 0 m h z 。分析速率在1 0 0 m h z 及 以下时，使用一路采样存储电路，分析速率为2 0 0 m h z 时，采用两路采样存储电 路2 相合成，分析速率为4 0 0 m h z 时，采用四路采样存储电路4 相合成。2 相合 成时，其时钟相差应为1 8 0 。，而时钟选择器恰好输出两路反相的信号( w c l k l ， w c l k 3 ) ，故2 相合成时采用第一路和第三路采样存储电路合成。4 相合成时，每 路时钟相差应为9 0 。，则第一路与第三路相差仍为1 8 0 。，故还可采用w c l k l 与 w c l k 3 作为第一路和第三路时钟，再将时钟选择器的输出q + 和q 一经延时芯片 ( m c l 0 0 1 9 5 ) 延时2 5 n s ( i o o m h z 时恰为9 0 。) 作为第二路和第三路时钟( 即w c l k 2 和w c l k 4 ) 。4 相合成时的时钟相位关系如图3 3 所示。 n a m e ； 。5 o n s州0 n s1 6 0 n s2 0 0 n s 雷w c l k l 。： i ：- + 1 !：! ! l = 。3 i ，_ 曲w c l t 发生器 逻辑分析仪 图8 3 触发功能测试硬件配置方案 1 ) 随机触发 a 数据发生器输出分频数据。 b e s 4 5 4 1 逻辑分析仪设置： 状态分析或定时分析，选择探头； 跟踪方式：随机触发； 波形分析。 c 测试结果：由于为随机触发，显示波形的起始点数据应是变化 电子科技丈学硕士论文 的。 2 ) 起始触发( 组合、序列、延时、计数) a 控制计算机置状态测试器输出分频数据： b e s 4 5 4 1 逻辑分析仪设置： 状态分析或定时分析( 1 0 0 m h z ) ，选择探头； 跟踪方式置为起始触发； 波形分析。 c 测试： 起始触发 置一级“组合”或“序列”触发，选择触发字。波形采集或数 据采集结果中，触发字应位于显示波形和显示数据的起始点。 起始触发( 组合) 设为二级组合触发，多次波形采集及数据采集后，两级触发 字应分别会出现在波形或数据的起始点。 起始触发( 序列) ： e s 4 5 4 1 逻辑分析仪设置为2 级至7 级序列触发，波形采集 及数据采集后，正确结果为最后一级触发字位于数据起始点。 起始触发( 延时计数) ： e s 4 5 4 1 逻辑分析仪设置：跟踪方式设置为“起始触发+ 延时”， 其他项设置不变。波形采集及数据采集后，触发字位置应在起始点 数据之前( 延时数 0 ) 或之后( 延时数 e $ 4 5 4 1 t e kd g 2 0 2 0 a 图8 - 4 限定存储功能测试硬件配置方案 1 ) 完全存储 a 数据发生器输出分频数据； b e s 4 5 4 1 逻辑分析仪设置： 分析方式设置为状态分析，选择探头： 跟踪方式设置为随机触发； 列表显示采集数据； 2 ) 限定存储 a 数据发生器输出分频数据同上； b e s 4 5 4 1 逻辑分析仪设置： 分析方式设置为状态分析，选择探头； 跟踪方式设置为限定存储，设置限定字； 列表显示采集数据； 测试：比较两种存储方式下数据的差别，显示限定条件对数据的选择性存储。 测试结果见附录一图a 一5 。 8 信号最小幅度8 0 0 m v p p ，输入门限电压一2 v + 5 v ，输入步进0 1 v 的测试 测试设备构成如图8 5 所示。 被测逻辑分析仪e s 4 5 4 1 信号源 h p 3 31 2 0 a 7 i j t d s 2 数字存储不波器器 图8 5 最小幅度、门限等测试硬件配置方案 电子科技大学硕士论文 1 ) e s 4 5 4 1 逻辑分析仪设置： a 定时分析仪，选择探头及通道： b 跟踪方式置为随机触发，重复； c 波形显示 2 ) h p3 3 1 2 0 a