（通信与信息系统专业论文）三维集成电路中优化时延性能的层间过孔规划设计.pdf

上海人学硕十学位论文 摘要 随着集成电路制造技术的发展，集成电路的集成度变的越来越高，芯片的 尺寸变的越来越小，同时使得互连线时延问题变的突出，成为限制集成电路继 续发展的制约因素。三维集成电路制造技术作为一项新兴技术，给集成电路产 业带来新的发展机遇。 层间过孔是实现三维集成电路的关键，它可以用来实现三维集成电路中芯 片层之间的互连。在当前的制造工艺水平下，其尺寸要远大于传统的金属层过 孔的尺寸，这就意味着它需要在芯片层上占据一定的面积。而且，作为同个线 网分布在不同芯片层上的引脚之间的唯一连接，其位置将直接影响线网的时延。 因此，有必要在布线阶段前对其规划，使其合理分布，从而使得电路的最大线 网时延最优，提高芯片的性能。 完成布图规划后，根据确定好的模块在芯片层上放置的位置和输入线网的 信息，本文提出了一种基于线网边框的优化芯片时延性能的层问过孔规划方法。 该方法从减小最大线网时延出发，可以改善芯片的时延性能。该方法由于在处 理线网时的独特性，可以保证较大边框的线网得到优先处理，从而使得电路的 最大线网时延最优。实验结果显示，该方法在两层芯片上可以使得最大线网时 延降低6 8 。 另外，从提高层间过孔的插入成功率出发，本文还提出了一种基于最小代 价、最大流算法的层间过孔规划方法，该方法在层间过孔的插入成功率上要好 于逐个线网处理的规划方法。实验结果同样显示，对于两层芯片，基于最小代 价最大流算法的层间过孔规划方法，其层问过孔插入成功率要比逐个线网处理 的规划方法高5 7 。 在本文提出的层间过孔规划方法中，线网时延是一个重要的选择候选插入 位雹的标准依据。为了能够更加准确的估算线网的时延，引入了一种更有效的 r c 时延估算模型f i t t e de l m o r e 时延估算模型。并且根据布线阶段前的引脚 分布情况和时延估算的方便，简化了线网的引脚分布结构和时延估算表达式。 v 上海大学硕士学位论文 在层间过孔规划过程中，当层间过孔在初始线网边框范围内找不到候选插 入位置时，引入了线网边框扩展的办法，通过适当扩展线网的边框覆盖范围来 获取更多的候选插入位置，以便将层间过孔插入到芯片层上。 通过对层间过孔进行合理规划，不仅达到了在芯片层上放置层间过孔的目 的，更重要的是改善了芯片的时延性能。而且，布图规划后的层间过孔规划也 将有助于后续的布线过程。 关键词：三维集成电路，布图规划，层间过孔规划，边框扩展 v i 上海人学硕士学位论文 a bs t r a c t a st h ed e v e l o p m e n to ft h ei c ，t h ei n t e r c o n n e c td e l a yi sb e c o m i n gap r o b l e m c o m i n gw i t hd e c r e a s i n gf e a t u r es i z ea n di n c r e a s i n gi n t e g r a t e dd e n s i t y , t h r e e d i m e n s i o n a li n t e g r a t e dc i r c u i t s ( 3 di c s ) o f f e rs i g n i f i c a n ti m p r o v e m e n t so v e r2 di c s a san e wo b j e c ti n3 di c ，i n t e r l a y e rv i ai st h ek e yt oi m p l e m e n tt h ev e r t i c a l i n t e r l a y e rc o n n e c t i o n s ，w h o s es i z ei sf a rl a r g e rt h a nt r a d i t i o n a lm e t a lv i a a n dt h e i r p o s i t i o n so nt h ec h i pl a y e rg r e a t l ya f f e c tt h en e td e l a y h e n c e ，ag o o di n t e r l a y e rv i a p l a n n i n gw i l lf a v o rt h ei m p r o v e m e n to ft h ec h i pp e r f o r m a n c e a f t e rt h ef l o o r p l a n n i n gp r o c e s s ，w ec a l lg e tt h eb l o c kp o s i t i o n so nt h ec h i p l a y e r sa n dt h ec o m p l e t en e ti n f o r m a t i o n ，i n c l u d i n gt h ei n v o l v e dp i nd i s t r i b u t i o n a c c o r d i n g l y , w ep r o p o s e dap e r f o r m a n c eo p t i m i z e di n t e r l a y e rv i ap l a n n i n ga p p r o a c h i nt h i sd i s s e r t a t i o n ，w h i c hi sb a s e do nt h en e t b y - n e ts t r a t e g ya c c o r d i n gt ot h e d e s c e n d i n go r d e ro ft h en e tb o u n d i n gb o xs i z e t h i sm e t h o dc a ni n s u r et h e m i n i m i z e dm a x i m u mn e td e l a yf o ri t ss p e c i a l t yi np r o c e s s i n gt h ea s s i g n m e n to ft h e i n t e r l a y e rv i a s e x p e r i m e n tr e s u l t si n d i c a t ea6 8 d e c r e m e n to nt h em a x i m u mn e t d e l a yo fat w o l a y e rc h i p c o n s i d e r i n gt h ee f f i c i e n c yo ft h ei n t e r l a y e rv i aa s s i g n m e n t ，w ea l s op r o p o s e d a n o t h e ri n t e r l a y e rv i ap l a n n i n ga p p r o a c hb a s e do nt h em i n - c o s tm a x f l o wa l g o r i t h m ， w h i c hh a sb e t t e rp e r f o r m a n c ei nt h es u c c e s s f u lr a t eo ft h ei n t e r l a y e rv i aa s s i g n m e n t u n d e rc r u c i a lc o n d i t i o n s ( n ow h i t es p a c er e s e r v a t i o na n dn ob o u n d i n gb o xe x t e n s i o n ) e x p e r i m e n tr e s u l t si n d i c a t ea5 7 i n c r e m e n to nt h en u m b e ro fp l a c e di n t e r l a y e rv i a o fat w o l a y e rc h i pc o m p a r e dw i t ht h a tb yt h en e t b y - n e ta p p r o a c h n e td e l a yi sa ni m p o r t a n tc r i t e r i o ni ne v a l u a t i n gt h ec a n d i d a t ep o s i t i o n s t o a c c u r a t e l ye s t i m a t et h en e td e l a yb e f o r er o u t i n gp r o c e s s ，a ne f f e c t i v er cd e l a y e s t i m a t i o nm o d e l ，t h a ti s ，f i t t e de l m o r ed e l a ym o d e li si n t r o d u c e d f o rt h ed e t a i l e d p i nd i s t r i b u t i o ns t r u c t u r eb e f o r er o u t i n g , s o m es i m p l i f i c a t i o n so nt h en e tt o p o l o g y a n dn e td e l a ye s t i m a t i o ne x p r e s s i o nw e r ed o n e v i i 上海大学硕- j ：学位论文 i no u re x p e r i m e n t s ，t h e r em a y b es o m ei n t e r l a y e rv i a sc a n n o tb ep l a c e do nt h e c h i pl a y e rw i t h i nt h e i ro w nb o u n d i n gb o x e s w h e ns o m ei n t e r l a y e rv i a sf a i lt ob e p l a c e do nt h ed e v i c el a y e r , w eu s et h em e t h o do fb o u n d i n gb o xe x t e n s i o nt op l a c e m o r ei n t e r l a y e rv i a s t h ep r o p o s e dt w od i f f e r e n ti n t e r l a y e rv i ap l a n n i n ga p p r o a c h e sn o to n l yc a l l p l a c et h ei n t e r l a y e rv i a so nc h i pl a y e r s ，b u ta l s oc a ni m p r o v et h ec h i pd e l a y p e r f o r m a n c e b e s i d e so ft h a t ，i n t e r l a y e rv i ap l a n n i n ga f t e rf l o o r p l a n n i n gw i l lf a v o r t h el a t e rr o u t i n gp r o c e s s k e y w o r d s ：3 di c ，f l o o r p l a n n i n g , i n t e r l a y e r v i ap l a n n i n g , b o u n d i n gb o x e x t e n s i o n v i i i 上海大学硕j 二学位论文 原创性声明 本人声明：所呈交的论文是本人在导师指导下进行的研究工作。 除了文中特别加以标注和致谢的地方外，论文中不包含其他人已发 表或撰写过的研究成果。参与同一工作的其他同志对本研究所做的 任何贡献均已在论文中作了明确的说明并表示了谢意。 签名：珏日期：必坳 本论文使用授权说明 本人完全了解上海大学有关保留、使用学位论文的规定，即： 学校有权保留论文及送交论文复印件，允许论文被查阅和借阅；学 校可以公布论文的全部或部分内容。 ( 保密的论文在解密后应遵守此规定) 签名： 导师签名：避日期毕w 1 1 上海大学硕十学位论文 第一章绪论 1 1 集成电路的发展状况 随着集成电路制造技术的发展，集成度变得越来越高，集成电路的特征尺 寸变得越来越小，门时延也在不断减小。然而，不断增加的互连线时延限制了 芯片性能的进一步提升，成为制约集成电路制造技术发展的瓶颈。 如图1 1 所示，一个4 扇出的反向器f 0 4 ( f a n o u t o f - f o u r ：一个反向器用 来驱动4 个相同的反向器) 的信号时延随着制造工艺的进步，大致和制造工艺 节点长度成正比。然而，由于互连线线宽的减小导致电阻增加，使得单位长度 上的互连线时延随着制造工艺节点长度呈指数级增长【1 】【2 】。 蓉 - ， 熏 害 g a t ea n di n t e r c o n n e c td e l a y sb yg e n e r a t i o n 1 9 i 蜘咖n o d e r r n ) 图1 1不同制造工艺下的门时延和互连线时延对比【2 】 根据i t r s 的预测，从1 3 0 n m 制造工艺往下，超大规模集成电路( v l s i ) 上海大学硕士学位论文 的性能提升空间已经达到饱和。因此需要我们从现有的设计结构出发去研究新 的设计结构，从而使得芯片的性能能够得到不断提升。三维( t h r e ed i m e n s i o n a l ) 集成电路【2 h 1 1 1 正是这样一种有着广阔发展前景的新技术，该电路是由几个独立 的芯片层组成，通过垂直的层间互连线相互连接构成一个完整电路系统。由于 它自身独特的设计结构，能够很大程度的缩减互连线长度，从而提高芯片的性 能。 1 2 层间过孔的研究意义 三维集成电路可以看成由若干个独立的芯片层在垂直方向上重叠在一起的 电路，垂直方向上的层间互连是一个很关键的问题，通常可以利用层间过孔 ( i n t e r l a y e rv i a ) 【1 2 1 1 6 1 来实现。在当前的制造工艺水平下，层间过孔的尺寸可 以做到4 i - t m x 4 1 x m 1 7 】。虽然相比过去有了很大进步，但是和普通的金属层过孔 相比还是要大许多。 层间过孔直接穿过芯片层，将位于不同芯片层上、属于同一个线网的引脚 连接在一起。因此对于一个引脚分布在不同芯片层面上的线网来说，层间过孔 是这些分布在不同芯片层上的子线网之间唯一的连接通路。毫无疑问，它的位 置将在很大程度上影响引脚之间的互连线长度乃至线网时延，最终影响芯片的 性能。通常来说，放置过孔都是在布线阶段完成，只有等到布线过程结束后才 能获知过孔的位置，但是由于层间过孔的尺寸相对较大以及模块位置在布线之 前已经确定，很可能导致一些层间过孔无法放置在对应的芯片层面上。而且， 在芯片层面上放置层问过孔，对后续的布线阶段而言，只是意味着引入了一个 新的引脚。因此，在布线过程前对这些特殊的层间过孔进行布局规划将有助于 后面的布线工作。 1 3 层间过孔的研究概况 如前所述，层间过孔对于整个芯片性能有着巨大的影响，但是到目前为止， 针对它开展的研究工作还很少。其中一些是针对层叠结构的三维集成电路的布 2 上海大学硕士学位论文 图规划研究。在这些研究中，只是简单的考虑了三维集成电路需要的层间过孔 数目。j a s o nc o n g 等人从芯片散热问题的角度出发，提出了一种快速有效的层 间过孔规划方法，可以有效的降低层间过孔的插入数目。并且通过研究，指出 了需要在模块周围额外预留一部分空白区域用来插入层间过孔，但是没有对这 些过孔的位置进行定位规划【18 1 。z l i 等人提出了一种集成了动态散热层间过孔 规划的三维布图规划的方法，该方法只是通过对芯片层的空白区域重新分配来 优化层间过孔的插入数目，而没有对信号传输用层间过孔进行研究 1 9 1 。j a s o n c o n g 等人还提出了一种基于散热效应的三维集成电路布线方法，该方法通过分 析三维集成电路的散热模型，通过在布线阶段结合一种散热层间过孔规划方法， 达到平衡芯片热效应的目的。该方法只是从散热角度出发对散热过孔进行了规 划，并没有考虑信号传输用层间过孔在散热方面的作用以及散热过孔的放置位 置【1 7 1 。vep a v l i d i s 从芯片层本身的材料特性出发，建立了数学模型，提出了 一种优化互连线时延的方法【2 们。通过数学计算，得出层间过孔在芯片层上的最 佳位置，但是他并没有考虑芯片层上的模块位置对于层间过孔插入操作的影响， 也就意味着层间过孔可以放置在芯片层上的任何位置。但是实际情况是，由于 层间过孔的尺寸远大于普通的金属过孔，而且模块已经占据了大部分的芯片面 积，它不可能随便放置在任何位置。因此需要考虑芯片中的空白面积分布来达 到优化线网时延的目的。 1 4 论文的主要研究内容 本文针对三维集成电路中层间过孔的特殊性以及它对线网时延的重要影 响，提出了两种不同的层间过孔规划方法，这两种方法都可以用在布线过程之 前使用。第一种是基于线网边框( b o u n d i n gb o x ) 的对线网逐个处理的层间过 孔规划方法。该方法首先对所有线网按照边框覆盖范围大小降序排列，然后按 照顺序逐个线网处理，直到处理完所有线网，也就是说，边框大的线网能够先 处理。这种方法可以在放置层间过孔的同时，使得所有线网中的最大时延达到 最优。另外一种方法是基于最小代价最大流算法的层间过孔规划方法，这种方 法相比前一种规划方法能够放置更多的层间过孔，同时使得所有线网的最大时 3 上海人学硕十学位论文 延和最小。本文的主要工作可以归结为如下4 点： a 为了在布线阶段前更加准确的估计线网时延，本文引入了一种比e l m o r e 时延估算模型2 1 】更加精确的r c 时延估计模型一f i t t e de l m o r e 时延估算 模型( f e d ) 【2 2 】，并且针对布线阶段前具体情况，对f e d 时延估计模 型的线网拓扑和时延估算表达式作了简化，以满足在布线阶段前快速准 确估算时延的目的。 b 提出了一种旨在提高三维集成电路芯片性能的层间过孔规划方法，该方 法从减小芯片的最大线网时延角度出发，先按照线网的边框大小进行降 序排列再逐个线网处理，使得边框覆盖范围较大的线网的时延性能得到 优化，从而提高芯片的性能。 c 从提高层间过孔插入成功率的角度出发，本文还提出了一种基于最小代 价最大流算法的层间过孔规划方法，该方法在没有预留空白面积、以及 不做边框扩展的条件下，层间过孔插入成功率要好于逐个线网处理的方 法。 d 考虑到芯片中预留的空白面积有限，我们在布图规划阶段给层间过孔预 留了一定的空白区域。对部分没有被成功插入的层间过孔，可以通过对 相应的线网边框进行扩展，来放置这些插入失败的层间过孔，以提高最 终层间过孔的插入成功率。 论文组织如下：本章为绪论，包括研究背景和工作概要。第二章主要概括 了三维集成电路设计方法的先进性，以及它所面临的一些问题。第三章讨论了 线网时延估计模型，提出了针对层间过孔规划设计的线网时延估计方法。第四 章详细讨论了层间过孔的规划方法，包括各种用于改善规划结果的方法。第五 章针对具体的层间过孔规划方法通过实例给出了详细实验结果，并加以讨论分 析。第六章为本文全部研究工作的总结和对下一步研究工作的思考。 该课题主要是在日本早稻田大学完成的，得到了日本文部教育省e c s s t 项 目的部分资助。 4 t 海人 。学位论史 第二章三维集成电路设计 2 1 三维集成电路概述 集成电路制造技术的进步，使得芯片的体积更小，速度更快，从而提高集 成电路的性能。然而，长的互连线在很大程度上将会遏制这种性能的提高和改 善。通过插入缓冲器以及其他一些设计技术，可以在一定程度上减轻互连线变 长带来的影响。但是随着时钟频率的增加，缓冲器的数量和功耗的增加已经超 过了它所带来的性能改善，也就是说，缓冲器插入技术已经不会带柬任何益处 了。因此，在以后的技术革新中，如果还要继续保持这种性能增长势头，有必 要引入一些非传统的设计技术。 t k , m l j n gi n l e t f k c p m ：k a 8 e 1 ! s ；n k 图21= 三维集成电路结构图。7 l 三维集成电路设计技术正是这样一种有发展前景的技术，它可以减小不断 增加的互连线长度带束的不利影响人大提高芯片的件能。通过将普通的一维 芯片( 平面) 分成几个独市的部分，将这些独立的部分放置到不同的芯片层上， 再通过短的层间互连线连接起束，箍终构成一片完整的芯片。这项技术可以极 一刮 上海人学硕十学位论文 大的提高芯片的性能，缩小芯片的面积，特别适用于一些对线长有严格限制的 设计。如图1 1 所示，在5 0 n m 制造技术上，三维集成电路( 由两层芯片层构成， 互连线数目和二维芯片一样) 在减小时延上有着巨大的改善，达到6 3 ，另外 通过增加金属层的层数，甚至还能减小3 5 的时延。图2 1 是一个典型的三维 集成电路的结构图，由多层芯片层所组成。 2 2 三维集成电路的发展前景 随着集成电路的发展，摩尔定律似乎也走到了生命的尽头。但是三维集成 电路设计技术的出现，也许使得在未来一段时间内，集成电路的发展趋势还是 符合摩尔定律的。除开芯片尺寸上的改善和可能带来的生产成本上的益处外， 在异种电路集成，功耗性能以及逻辑控制范围上【4 1 ，三维集成技术同样值得我 们期待。 a 异种电路集成 把一个完整的系统集成到一块芯片上，也就是常说的s o c ，需要面对不同 特性的电路，譬如将数字电路，模拟电路和存储电路集成到一块芯片上。它能 够减小输入输出的端口数，降低系统噪声和电磁干扰，以及降低功耗和生产成 本，达到提高性能的目的。然而，集成这样一种完全不同属性的电路是一项相 当复杂的过程。在一些生产过程中，掩模层的数目已经增加了很多，达到了5 0 到6 0 左右，甚至更多。因为整个晶圆必须按照每个不同特性的子电路的要求来 处理，如果电路能够按照制作程序要求分解开来，再把那些具有不同特性的子 电路重新集成在一起，那样的话，就能够更加灵活的进行加工处理，并且大大 降低生产成本。 将整个芯片设计分解成不同的部分以不同的处理方法制造，然后再集成到 一块芯片上，这正是三维集成技术的发展目标。 b 功耗和性能 所有这些都依赖于互连线的电容。在9 0 n m 技术上，5 0 的动态功耗花在对 互连线电容的充放电上，而且，随着制造工艺的不断进步，这个比例会不断增 加。一些关键信号的r c 时延最终会限制电路的最大传输速度。i t r sr o a d m a p 6 上海大学硕一l 学位论文 认为金属层电阻在即将到来的下一代工艺中会有所增加。即使所有的都按照 i t r s 的预计发展，r c 时延的增加要远比电路尺寸的缩小来的快。 根据研究，线时延与线长的平方成正比【2 3 h 2 6 1 ，其经验公式如下所示： t f ，= 0 3 5 r c l 2 ( 2 1 ) 式中，为电阻，c 为电容，为线长。 从实际情况来考虑，我们不能改变电容或者电阻的值，因为它们是在不断 增加的，所以要想减小传输时延，只能寄希望于缩减线长。从上述公式可以看 出，线长对性能的影响是以平方计算的。理论上说来，三维集成电路的线长和 其芯片层层数的平方根成反蚪2 7 】叫2 9 1 。举例来说，如果是一个两层的芯片，那 么它的平均线长就是原来的( 1 2 ) 舵，相应的，传输时延就是原来的1 2 ，从而使 得性能改善为原来的2 倍。然而，对于局部互连线( 5 0 9 m ) 来说，这公式也 许不一定适用，也许只能有一点点改善，甚至一点改善都没有。但是，对于全 局平均线长来说，还是符合这条公式的，接近实际情况。类似的，一个由3 层 芯片层构成的芯片，它的时延改善就是原来的3 倍。4 层的话，就是4 倍，以 此类推。 c 逻辑控制范围 在很多大型处理器或者s o c 中，数据信号、全局控制信号以及时钟信号决 定了芯片的最小时钟周期。逻辑控制范围，也就是电路的控制范围，是由信号 在一个时钟周期内传输的最大距离决定的。超过这个范围，信号必须使用同步 和流水线处理。在如今的二维集成电路中，信号在一个时钟周期内到达的范围 就是一个以信号源为圆心，最大传输距离为半径的圆形。而三维集成电路中， 圆形已经扩展成为一个球形，也就是说，逻辑控制范围从平面扩展成为立体的 了。这使得三维集成电路相对于圆环形逻辑控制范围，控制能力有了显著提高。 因此，这可以极大的提高系统的速度。 2 3 三维集成技术面临的挑战 如前所述，三维集成电路技术在提高电路性能和集成度方面，有着很大的 发展前景。但是，作为一项新技术，尚有许多问题有待克服【3 1 。 7 上海大学硕十学位论文 a 散热问题 三维集成电路中一个至关重要的问题就是散热问题【3 0 h 3 4 1 。在高性能二维集 成电路中，我们就已经知道，热效应对互连线以及电路单元的可靠性和性能有 着非常大的影响。假设原来二维集成电路中产生的热量同样作用于更小尺寸的 三维集成电路中，因为电路尺寸的减小，使得散热问题变得更加突出，最终导 致功耗密度的急剧上升。因此，为了加深理解这种技术的局限性，有必要对三 维集成电路的热问题进行分析，而且这也有助于评价不同三维集成电路设计技 术的热稳定性从而进行选择设计参数。众所周知，集成电路中的热量大部分来 源于晶体管的开关切换动作。一般来说，产生的热量通过硅衬底传导到封装， 散发到外界环境。在多层次的集成电路设计中，位于顶层的电路单元也会产生 巨大的热量【3 5 】- 1 3 7 1 。而且，由于所有的芯片层之间相互通过一些比硅具有更低 热传导率的绝缘材料隔离开来，如l t o ，h s q ，p o l y i m i d e 等。散热问题对于三维 集成电路来说更加严峻，会极大的降低芯片的性能，并导致电路的稳定性降低 3 8 1 o b 互连线的自感效应 对于深亚微米工艺来说，由于不断增加的时钟频率和不断缩小的脉冲上升 时间，以及芯片内部不断增加的互连线长度导致了芯片上的互连线自感应效应 的产生，这对电路信号完整性以及互连性能有着很大的影响【3 9 h 4 2 1 。自感应现象 会使得单位长度的互连线时延增加，也会导致信号传输波形的波动，从而影响 信号的完整性。对于长的全局连线，如时钟线，由于这些走线的电阻相对较低， 自感效应变得更加严峻。对于基于铜的制造工艺，线阻减小了很多，结果加剧 了互连线的自感效应。在三维集成电路中，由于线长的减小，这有助于降低自 感效应的影响。 c 三维集成电路的可靠性 作为一项新生技术，必然会存在可靠性问题【3 1 1 。由于不同芯片层之间以及 层间结合处产生的电热效应以及热机械效应，会使得芯片的稳定性受到影响， 同样的，这些效应也会影响现有集成电路芯片的可靠性以及性能。另外，利用 三维结构来实现的异种电路集成需要很好的理解新材料界面和薄膜材料的热机 8 上海大学硕l 学位论文 械特性，以及准确现实不同芯片层之间的粘合。除此之外，从生产制造的角度 来看，不同芯片层的不匹配，会对芯片产量造成影响，最终影响三维芯片的净 效益。这就需要我们在系统性能，生产成本以及制造工艺之间仔细寻找一个平 衡点。 2 4 三维集成电路的层间互连 三维集成电路是由几个独立的芯片层构成的，因此，不同芯片层之间的互 连( 垂直方向上的连接) 是一个很关键的问题。通常，可以用层间过孔来实现 层间互连。这种层间过孔直接穿过芯片层( 硅衬底) ，将属于同一个线网的引脚 连在一起。 直接穿过芯片层的过孔称之为t t s 过孔( t h r o u g h t h e s i l i c o nv i a ) ，通常 用代价比较高的特殊工艺来制造。在当前的制造工艺水平下，这种t t s 过孔的 尺寸可以做到4 p , m x 4 1 a m 大小，但是和普通的金属层过孔( 0 5 1 x m x 0 5 9 m ) 相比， 还是要大很多。 在三维集成电路中，主要有两种t t s 过孔【1 8 】。一种是信号传输用的信号 t t s 过孔，用来连接分布在不同芯片层上的属于同一个线网的引脚。另外一种 就是冗余t t s 过孔，主要作散热用途，过孔本身不存在任何连接，如图2 2 所 示。 层间过孔是一种t t s 过孔，因此，必须放置在芯片上预留的空白区域中。 如果没有特殊说明，本文中所有层间过孔都是指用作信号传输用的信号t r s 过 孔，它的数目由电路本身的连接情况决定。 从图2 2 不难看出，对某些引脚分布在不同芯片层上的线网而言，层间过 孔是唯一的连接通路来使得不同层面上的相同线网连接在一起。因此，层间过 孔的位置毫无疑问会影响两个同属于一个线网但是分布在不同芯片层的引脚之 间的连线时延，最终影响芯片的性能。 一般来说，过孔的位置只有等到布线( r o u t i n g ) 结束之后才能决定下来。 然而，在现有的制造工艺下，层间过孔的尺寸要远大于普通的金属层过孔。因 为在进行布线的时候，所有模块的布局已经确定，所以有可能导致一部分层间 9 j ：海人学硬1 ：学位论文 过孔不能放置到芯片层上，最终导致布线失败。 i r 、 图22 三维集成电路中的层问过孔1 8 】 因此，有必要在布图规划( f l o o r p l a n n i n g ) 阶段对层问过孔的位置进行规 划，通过优化线网的时延，以期获得较好的芯片性能。而且，在布图阶段确定 层舡| 过 l 的位置，将有助于后续的布线过程。因为层间过孔的位置一旦确定好 之后，对于布线过程来说，相当于对某个线网增加了一些引脚，而不用再去考 虑这些大尺寸的层问过孔的放置问题。 2 5 小结 本章系统总结了三维集成电路的结构特点，以及其发展前景和所面临的一 些技术难题，并针对三维集成电路中垂直方向上的层间互连问题展开了详细讨 论。通过具体分析层间过孔的当前制造工艺水平和它对芯片时延性能的影响， 指出了对其研究的必要性，具体的层问过孔规划问题将在第四章中展开讨论。 上海大学硕- 1 ：学位论文 3 1 互连线时延 第三章时延估计 一方面电路集成规模不断增加，另一方面工艺要求越来越高，使得集成电 路的性能从原来的依赖于门时延转变为依赖于互连线时延。在深亚微米工艺下， 我们不能再像以前一样忽略互连线的时延，需要深刻认识到它对芯片性能的影 响【4 3 】。 图3 1 集成电路互连线【4 3 l 对于超大规模集成电路中的互连线时延，如图3 1 所示，从节点a 到节点b 的时延，可以用不同精度以及计算复杂度的模型来估算【伽巾9 1 。到目前为止， 通过分析瞬态冲击响应，一些专家学者提出了不少互连线时延估计模型5 0 h 5 5 】。 渐近波形估计( a s y m p t o t i cw a v e f o r me v a l u a t i o n ) 5 6 1 是一种常用的通过瞬态匹 配实现的响应近似方法。这种方法具有很高的准确性，但是它的计算代价相当 高，是一个很耗时的计算过程。因此，很多学者提出了使用多阶状态响应的瞬 态匹配的方法，这些方法相对而言计算效率较高但牺牲了一部分准确度瞄】。尽 管如此，对于一些设计综合和版图工具的优化过程来说，代价还是太高。而且， 上海人学硕1 学位论文 以上这些方法都是利用反复迭代过程或者包含了一些复杂设计参数的计算公式 来完成的，在计算灵敏度方面表现较差，不能及时的反应状态的变化。因此， 这些模型在设计或优化过程中的表现并不尽如人意。 3 2 e l m o r e 时延估计模型 e l m o r e 时延估计模型是由e c e l m o r e 于1 9 4 8 年提出，是一种阶瞬态冲 击响应，由于其在大多数情况下使用非常方便，因此被广泛应用于设计综合和 版图规划设计中【5 9 1 。这种模型将一根互连线看成是由连串的r c 分段组成 5 7 1 ， 如图3 2 所示。 图3 2 互连线的r c 模型【5 刀 e l m o r e 时延估计模型可以用简单紧凑的包含设计参数的公式表示出来，它 的计算效率非常高，可以很好的集成到一些优化设计中去。通过和h s p i c e 的仿 真数据比较，这种模型具有很高的估算精度唧 - 1 6 2 1 。 e l m o r e 时延估计表达式中的一些技术参数如下所示： 伽：最小线宽 k ：最小器件( m i n i m u md e v i c e ) 的输出电阻 c 。：最小器件的输入电容 ，：薄板电阻( s h e e tr e s i s t a n c e ) c a ：单位面积电容( a r e ac a p a c i t a n c e ) 印单位边缘电容( f r i n g i n gc a p a c i t a n c e ) 1 2 上海大学硕士学位论文 f - 一。一一一_ ! 图3 3 两个引脚构成的线网( 线长，负载电容c 1 ) 【5 8 】 c l 对于一根线长为，线宽为w 的互连线，连到一个驱动电阻为砌的信号源 上，负载电容为c ，如图3 3 所示。它的e l m o r e 时延为【2 1 】： e d ( r d ，c t ，l ，呐 = 屹( c 口m + c ，+ c ，) + r 1 t g l w + t c z l + q ) ( 3 1 ) = 屹c 口1 w + r d 勺l + r d c t + r c 万a2 w l + 等+ r w c l _ l l 式中，e d ( ) 表示一定长度互连线上的e l m o r e 时延。 e l m o r e 时延表达式可以通过调整设计参数，非常灵活方便的计算出互连线 时延，主要的不足之处在于它的估算精度不高，通常会高估互连线时延【6 3 】。因 此，通常使用的方法是将e l m o r e 时延度量乘以一个标量l n 2 ，称之为标量e l m o r e 时延( s c a l e de l m o r ed e l a y ) 【4 9 1 。然而，研究发现，标量e l m o r e 时延估计方法 在大部分情况下会严重低估互连线的时延。因此，本文引入了一种新的时延估 计方法一f i t t e de l m o r e 时延估计方法，这种改进的e l m o r e 时延估计模型2 2 1 在互 连线时延估计上要比e l m o r e 时延估计模型好很多。 3 3f i t t e de l m o r e 时延估计模型 对于一根线长为，线宽为w 的互连线，连到一个驱动电阻为砌的信号源 上，负载电容为c t ，如图3 3 所示，可以得到如下f i t t e de l m o r e 时延【2 2 】： f e d ( r d ，c l ，l ，呐 甜讹1 w + b r a c f l + c r d c t + dr c f a l 2 w 协等m 等。2 1 3 上海大学硕上学位论文 式中，f e d ( ) 为一定长度互连线上的f i t t e de l m o r e 时延，其中系数a 、b 、c 、 d 、e 和f 是在e l m o r e 时延估计的基础上，通过对h s p i c e 仿真数据曲线拟合的 办法近似得到【6 4 1 。尽管e l m o r e 时延估计模型本身在估算准确度上存在较大误 差，但是它给出的表达式使得互连线线时延估计能适用于不同的设计参数，极 大的方便了设计综合以及版图规划设计。 为了体现这个f i t t e de l m o r e 时延估计模型的准确性，有必要在不同的制造 工艺水平( 0 2 5 比m ，0 1 8 9 m ，o 1 3 z m ，和0 0 7 9 m ) 下利用一些实例来验证。首先利 用h s p i c e 产生准确的时延数据。由于e l m o r e 时延估计模型高估时延数据达到 3 0 的误差水平，所以这里从最小时延误差和平均误差两个方面来对标量 e l m o r e 时延估计模型和f i t t e de l m o r e 时延估计模型进行比较，以此来得出f i t t e d e l m o r e 时延估计模型的优越性、 表3 1 标量e l m o r e 时延和f i t t e de l m o r e 时延误差水平比较2 2 】 时延误差 t e e h ( 肘)最小值平均值 s e df e ds e df e d 0 2 58 4 8 1 6 8 2 8 2 0 6 9 0 1 8 8 4 8 1 7 9 3 1 3 0 7 3 0 1 38 4 9 1 9 4 3 5 3 0 7 9 o 0 78 4 9 2 0 0 4 8 8 0 7 3 对于不同的制造工艺水平，标量e l m o r e 时延和f i t t e de l m o r e 时延相对于 h s p i c e 标准时延的误差水平比较见表3 1 。从表中可以看出，对于f i t t e de l m o r e 时延估计模型，其最大误差值仅为2 ，平均误差值也只有o 8 ，远远好于标 量e l m o r e 时延估计模型。 图3 43 个引脚构成的r c 树【2 2 】 1 4 上海大学硕士学位论文 在实际的c m o s 电路中，如果忽略自感效应，互连线模型通常可以用r c 树来表示。如图3 4 所示，这是一个简单的包含3 个引脚的线网的r c 树示意图。 利用e l m o r e 时延估计模型，可以计算出节点2 处的时延【捌： e d ( 2 ) = r d c 口( ，iw l + ，2 w 2 + ，3w 3 ) + r a c f ( 1 1 + 1 2 + 1 3 ) + ( c ，2 + c ，3 ) ( 3 3 ) + 争听+ 半+ 半+ ，2 2 ) + 华( 竺+ 丝+ 盟+ 兰) + ，c 鲁铴+ 鲁+ 鲁， 同样的，对于互连线构成的r c 树来说，也可以用之前拟合得到的6 个参 数来代替上述e l m o r e 时延表达式中的6 个系数，最终得到图3 4 所示互连树 ( i n t e r c o n n e c tt r e e ) 上节点2 处的f i t t e de l m o r e 时延【2 2 】： f e d ( 2 ) = a r d c 4 ( ，l w l + ，2 w 2 + 1 3 w 3 ) + b r d c f ( i i + 1 2 + 1 3 ) + c r d ( c ，2 + c ，3 ) ( 3 4 ) + d 争( 7 1 2 + 半+ 半埘) + e 旦f 笠+ 址+ 丝+ 兰) w 子( 吉+ 等+ 等+ 吉) + 厅c 鲁+ 旨铴+ 鲁， 上述f i t t e de l m o r e 时延估算方法可以推广到任何拓扑结构的互连树。对一 棵任意形状的互连树，令r 为所有边的集合，及f ) 为处在边i 下游的所有边的集 合。s 为所有终端节点的集合，双f ) 为处在边i 下游所有终端节点的集合。只动 为从源到终端节点k 所经过的所有边的集合。 节点k 处的f i t t e de l m o r e 时延【2 2 】： 上海火学硕上学位论文 = 彳，dc 。，fw f i et i + b r d c ，j i et i + c ，d c 廖 s i + d 生( 掣丑+ c 。l j wy ) f p ( k ) iw f 2 j 7 ( f ) 。 + e 鱼华+ c ，w f e ( k i i z j 7 1 ( ，) 。 + ，告( c r y ) ，j p ( t ) iw f ，s ( ，) ( 3 5 ) 和e l m o r e 时延估算方法类似，互连树中所有节点的f i t t e de l m o r e 时延可以 在线性时间内递归计算完成，同样效果要比标量e l m o r e 时延估算方法好的多。 f i t t e de l m o r e 时延估计模型和e l m o r e 时延估计模型一样高效简单，但是时延数 据的准确度上要比标量e l m o r e 时延估计模型好很多。 3 4 三维集成电路后布图阶段的时延估计 图3 5 布图规划后的电路连接 在三维集成电路设计中，当布图规划过程结束后，所有的模块都被准确放 1 6 上海人学硕1 ：学位论文 置在芯片层面上。由于模块的功能是按照线网规则通过相互间的引脚连接实现 的。因此，可以得到所有引脚的位置坐标信息。如图3 5 所示，互连线将模块 上对应的引脚连接起来。 由于所有的信号传输，都是从信号源引脚出发，沿着互连线传输到各个终 端引脚，来实现整体的电路功能。因此，我们可以将上述电路连接抽象成一个 全部由电阻电容构成的互连树的形式，如图3 6 所示。那样，就可以利用f i t t e d e l m o r e 时延估计模型来估算信号源端之间的互连线时延。 s j s ， z 图3 6 信号源端互连线估算模型【捌 我们知道，电路中所有的线网都是由多个引脚连接在一起。然而，在布线 规划结束前，不可能知道这些线网中所有引脚之间相互间的走线形式，这就给 估算时延带来了难度。但是，因为层间过孔的特殊性，必须在布线过程前对它 的位置进行规划，而根据层问过孔放置位置不同而导致的不同时延是进行层间 过孔规划的一个依据，也就是说必须根据时延来选择层间过孔在芯片层面上的 安放位置。 通常在电路中信号都是沿着连接线从信号源传输到终端节点。而在集成电 路设计中，通常做完逻辑综合后，就可以知道线网的信息。因此三维集成电路 上的互连线问题可