（微电子学与固体电子学专业论文）基于jtag的gps基带芯片可测性设计及后端实现.pdf

论文题目：基于j r l 隗g 的g p s 基带芯片可测性设计及后端实现 学科名称：微电子学与固体电子学 研究生：自家隆签名：鱼壑匿 指导教师：余宁梅教授 摘要 签名： 随着集成电路规模及复杂度的增加，对于封装之后芯片，如何高效的进行测试一直困扰 着芯片的设计人员。可测性设计是指集成电路在进行系统和逻辑设计的同时，添加一些测试 优化电路，使芯片的内部逻辑变得可观察、可控制。 目前可测性设计已经成为大规模集成电路设计中不可或缺的一部分。本文首先对可测性 设计的方法进行研究，详细说明了三种可测性设计方法的原理、实现过程及结果。它们分别 是：1 、内建自测试，它用来对芯片中的嵌入式s r a m 进行测试，文中重点分析了s r a m 的测 试模型，然后采用m a r c h 2 测试向量生成算法实现对1 7 个s r a m 的m b i s t 设计：2 、全扫描链， 它用来对芯片的流水线结构进行测试，g p s 基带芯片中共加入了2 0 条扫描链，错误覆盖率 达到了9 6 3 2 ；3 、边界扫描，主要用来进行板级互连线的测试，在g p s 基带芯片中共定义 了5 条边界扫描指令：e x t e s t 、b y p a s s 、s a m p l e p r e l o a d 、i d c o d e 、m b i s t ，并建立了一个 标准j t a g 接口。 在完成d f t 设计之后，本文详细介绍了逻辑综合的脚本约束、布局布线、静态时序分析、 后仿真、设计规则检查、封装等后端流程。目前，g p s 基带芯片已经完成了最终测试，并流 片成功。芯片的面积为5 水5 4 平方毫米，功耗为5 0 0 m w ( 在6 2 姗z 频率下测得) 。 关键词：可测性设计；后端设计；扫描链；内建自测试；边界扫描 西安理工大学硕士论丈 t i t l e ：d f tb a s i n go nj t a ga n dp h y s i c a ld e s i g no fg p sb a s e b a n dc h i p m a j o r ：m i c r o e i e c t r o n i c sa n ds o de l e c t r o n i c s n a m e ：j i a l o n gb a j s u p e r v i s o r ：p r o f n i n g m e iy u a b s t r a c t s i g n a t u 瞅血凼掣 s i g n a t ur e 啦讥 w i t l lt l l ei n c r e a s i n go fi n t e 铲a t e dc i r c 血tc o i n p l e x 姆，t h ei cd e s i 口e r s 眦p 1 4 9 u e d 晰mh o wt o t e s t 也e 髂s e n l b l e dc h i pe f f i c i e n n y d f tw l l i c h 嘶ui i l s e r ts o m et e s tl o 西cd 耐n gt 1 1 es e “o no f s y s t e ma i l dl o g i cd e s i g n i n g ，i sa i m e dt oo b s e r v ea n dc o n t r o l l o g i ci nc h j p s n o w ，d f th a sb e e ni m e 伊酊t 0v l s id e s i g l l 1 1 1 et l l e s i si n 仃o d u c et k em e m o d so fd f t ： m b i s t ，彻1s c a na n db o u i l d a r ys c a l l f i r s n y ，m b i s t 、) i d l i c hi su s e dt ot e s te m b e d d e ds r a mi n 也ec 嫩pi si 呐的d u c e d t l l et l l e s i s 删y s i ss r a m t e s t i n gm o d e l ，a n dt l l e nu s i n gm a r c h 2t e s tp a t t e m g e n e r a t i o na l g o r i m mo n17s r a mm b i s td e s i g n s e c o n d l y ，f u n - s c a nc h a i nw m c hi su s e dt ot e s t p i p e l i n ei i l 廿l ec l l i pi si 曲的d u c e d 。n e r ea r e2 0c h a i l l sa r ei n s e n e di ng p sb a s e b 锄dc h i pw i t l lf a u l t c o v e r a g eo f9 6 3 2 a tl a s t ，b o u i l d a 巧s c a l li sm a i m yu s e df o rb o a r d 1 e v e li n t e r c o 肋e c tl i n e st e s t s 。 5b o l 】r i d a d ，s c a i lh 蝴i o i l sa r ed e f i l l e d ：e x t e s t ，b y p a s s ，s 锄p l e p r e l o a d ，i d c o d e ，耐b i s t ，a i l da s t a l l d a r dj t a gi i l t e r f k ew a se s t a b l i s h e d 。 a r e rd f t ，t h et h e s i sd e s c r i b e sm ep h y s i c a ld e s i g nf l o w ，i n c l u d e ：s c r i p to f s y n t l l e s i s ，p l a c e & r o u t e ，s t a t i ct i m i i l ga i l a l y s i s ，t i m i n g 锄o t a t i o ns i m u l a t i o n ，d r c l ，v s 、嬲s e m b l i n g 。a tp r e s e n t ，t h e g p sb a s e b a n dc l l i ph a sc o i l l p l e t e df i n a lt e s t i n ga l l ds u c c e s s 如lt a p e o u t ，w i t l lc 1 1 i pa r e ao f5x 5 4 皿n 2 ，p o w e rc o i 吼l i n p t i o no f5 0 0 m w ( m e a s u r e di n6 2 m h z 舶q u e n c y ) 。 k e yw o r d s ：d f t ；p h y s i c a ld e s i g n ； m b i s t ； s c a nc h a i n ； b o u n d a r ys c a n 第一章绪论 1 绪论 1 1 课题意义 自1 9 5 8 年第一片集成电路出现以来，集成电路产业一直遵循着摩尔定律蓬勃发展。五 十多年后的今天，集成电路芯片已经渗透到了生活、工业生产等各个领域。p c 、手机、数码 相机、影音播放器、大型处理器等等，它们极大的促进着社会的发展及人民生活水平的提高。 在集成电路技术高速发展的今天，芯片的特征尺寸越来越小，集成度、复杂度也在不断 提高。因此，集成电路制造、使用过程中会不可避免的产生一些物理缺陷。特别是对于比较 先进的工艺，产品的良率，甚至是工艺线的稳定性，都成了设计中不得不考虑的问题。对于 集成电路芯片，常见物理缺陷的成因包括： 1 、天线效应n 2 1 。天线效应是指：在芯片生产过程中，金属线收集到等离子刻蚀等工 艺过程中产生的带电粒子，产生额外的电压降。金属线越长，积累的电荷也就越多，相应的 压降也会越大，如果这些金属与m o s 管的栅极有连接，很可能会引起栅氧化层击穿，导致电 路失效。 2 、电子迁移引起的开路短路3 1 。集成电路的电迁移是指当金属连线通过大电流时，导 线中金属原子沿着电子风的方向进行的迁移现象，它是引起集成电路失效的一种重要机制。 在芯片设计中，电源环由于需要给整个芯片供电，功耗计算不准确，或者尺寸选取不当都会 导致局部电流密度过大，产生电迁移，严重时甚至会导致金属线的断裂或积聚。 3 、在芯片制造过程中，掺杂不充分，材料多余或缺失、通孔开路等问题，都可能引起电 路不能正常工作。 上述这些物理缺陷的存在会给芯片的测试增加很大负担，如何建立合适的错误模型，选 择合适的测试方法，以便在芯片生产封装之后还能对其内部电路进行快速、高效的测试变得 越来越重要。 集成电路的高速度、高复杂度、高集成度，使得芯片测试的难度及成本越来越高4 ， 表现为i c 测试设备越来越昂贵，测试周期越来越长。为了缓解这一难题，上世纪7 0 年代提 出了可测性设计的概念。可测性设计是指：集成电路在进行系统和逻辑设计的同时，添加一 些测试优化电路，使芯片的内部逻辑变得可观察、可控制。可测性设计的出现大大提高了测 试的速度及效率。目前，可测性设计的形式正发生着新的深刻变化，它已渗透到了i c 设计 的每个阶段h 1 q 盯。 1 2 可测性设计研究现状 西安理工大学硕士学位论。 可测性设计的概念于2 0 世纪7 0 年代在c h e r r yh i ll 测试会议上被提出，最初它是指在 芯片设计阶段添加少部分逻辑，以方便后期的测试，提高测试覆盖率。随着集成电路规模的 增大，可测性设计受到了越来越多人的重视。 1 、国际标准：i e e e 协会1 9 9 0 年公布了边界扫描j t a g 的测试标准( i e e e1 4 9 1 ) ，提 出了标准化的芯片板级测试方法及设计要求，而后多次修订更新。此后，面对s o c 技术的蓬 勃发展，i e e e 协会又于1 9 9 9 年5 月，提出了内核测试标准i e e ep 1 5 0 0 t h es t a n d a r df o r e m b e d d e dc o r et e s t ，用以规范s o c 芯片中嵌入式i p 核的测试设计。 2 、e d a 技术：对于高复杂度的集成电路系统来说，手动进行d f t 逻辑设计、编写测试 向量的工作量已经远远超出了测试的要求。所以，借助于成熟的e d a 技术，采用高度结构化 的测试方法以及自动测试向量生成a t p g 成为了目前d f ，i 设计方法的主流。例如m e n t o r g r a p h i c s 推出了扫描链生成工具d f t a d v i s o r 、测试向量自动生成器f a s t s c a n 、b i s t 逻辑插 入工具m b i s t a r c h it e c t 等。 3 、测试方法学：面对集成电路复杂度及逻辑规模的不断增大，在可测试设计中所暴漏 出的问题也越来越多：( 1 ) 测试向量的规模、测试周期的快速增加，使芯片的设计周期逐 渐膨胀；( 2 ) 在测试过程中为了提高测试效率，芯片内的众多逻辑需要同时运算，这导致 芯片的测试功耗远大于正常工作时的功耗，功耗过大甚至会引起芯片故障失效：( 3 ) 目前 的测试方法对自动测试机的精确度、速度要求很高，测试设备的成本问题成了可测性设计发 展的桎梏。因此，为了提高测试的效率、降低测试成本，新的错误模型及测试方法学的研究， 成为当前可测性设计学术研究的热点。 1 3g p s 基带芯片简介 g 1 0 b a lp o s i t i o ns y s t e m ( 简称g p s ) ，是美国2 0 世纪7 0 年代开始研制，1 9 9 4 年全部建 成，覆盖全球的卫星导航系统。它具有高分辨率、高开放性等特点，在手机、车载导航等方 面具有很大的市场价值。 本次课题首先对g p s 基带芯片的r t l 代码进行修改，以满足后端设计要求；然后完成了 扫描链、内建自测试、边界扫描等可测性设计；最后进行后端版图实现，并流片。现在g p s 基带芯片已经完成最终的封装测试，并且验证无误。 g p s 基带芯片共有3 3 万逻辑门，工作温度为一4 0 1 2 5 ，工作电压为1 8 v 。它的后端 设计参数包括： ( 1 ) 模块划分：g p s 基带芯片共分动能和实时时钟两个模块。功能模块，对系统捕获 的g p s 信号进行采样分析，并输出需要的逻辑结果；实时时钟模块主要用来记录功能模块的 工作状态，当功能模块断电休眠之后，实时时钟模块起到计时、暂存数据的作用。 ( 2 ) 电源域：芯片共分为4 个电源域，它们分别为实时时钟、功能模块、模拟逻辑、 1 0c e l l 供电。四个电源域通过不同的电源1 0 分别供电。 一一一一一一一一一一一一箜= 主笪垒 二 一一 。_ - - i - _ - - _ _ - _ _ _ _ - - _ _ - _ - _ - 。- - _ - - _ _ _ - - - - _ _ - - - - l _ _ _ _ i l _ _ - - _ _ _ l _ _ _ _ - _ _ _ _ _ _ p _ _ 一一一一 ( 3 ) 存储器：g p s 基带芯片中使用了6 块4 k b 的r o m 、1 6 块1 6 k b 的s r a m 和一块1 9 2 k b 的s r 锄。 ( 4 ) 时钟：g p s 基带芯片共包含两组时钟( 不包括d f t ) ：主模块的时钟周期为1 5 n s ， 实时时钟模块的时钟周期为3 0 l ls 。 1 4 论文架构 第一章为绪论，着重介绍了课题的背景意义、发展现状及g p s 芯片的主要参数； 第二章详细介绍了可测试性设计( d f t ) 的关键技术、测试原理及实现过程； 第三章详细介绍了逻辑综合前的数据准备及逻辑综合约束的设定； 第四章介绍了g p s 基带芯片的整个后端设计流程及封装参数； 第五章对论文的主要工作内容进行总结。 西安理工大学硕士学位论文 一- 4 第二章g p s 基带蕊片的可测性设计 2g p s 基带芯片的可测性设计 可测性设计的出现大大提高了芯片的测试速度，降低了测试的成本。它已经成为集成电 路设计中不可或缺的一部分。g p s 基带芯片采用了三种可测性设计方法：内建自测试( m b i s t ) 、 全扫描链和边界扫描。内建自测试主要是对芯片内部的存储器进行测试：全扫描链的测试对 象是芯片内部的逻辑门，g p s 基带芯片中共加入了2 0 条扫描链；边界扫描是i e e e 定义的一 种测试标准，主要是以芯片的1 0 、封装引线以及板级连接为测试对象。 2 1 内建自测试技术 “ 2 1 1 内建自测试简介 传统上来看，芯片的逻辑结构是设计及测试的主要对象。但随着s o c 技术的蓬勃发展， 人们对芯片集成度及性能的要求在日益提高。而普通片外存储器的通信速度慢、功耗大，很 难适应目前集成电路的性能要求，因此嵌入式存储器的应用慢慢变得广泛起来。根据国际半 导体技术发展路线图( i t r s ) 统计，目前在s o c 芯片设计中，嵌入式存储器己经占到总面积 的三分之一以上，存储器测试已经成为一个很难绕开个话题。 存储器的测试主要包括外部测试和内部测试两种： 1 、外部测试是指通过逻辑把存储器的引脚直接连到芯片的输入输出端口上，然后通过 芯片的外围接口控制存储器的读写，测试存储器能否工作正常。这种方法测试较为灵活，能 随时改变测试算法及模型，精确定位存储器的错误位置。但是外部测试存在以下缺点： a 、目前，在集成电路设计中，几百k b 甚至数兆的存储器变得越来越常见，众多的 地址数据端口如果都要引出来，将会对管脚复用、封装等诸多方面带来很多的压力。 b 、这种测试方法速度很慢，不利于批量标准化测试。数据通过板级连线、1 0c e l l 、 内部逻辑才能到达存储器，这将大大增加测试的时间及复杂度。 2 、内部测试：即内建自测试( m e m o r yb u i l t i ns e l f t e s t ) ，是指将存储器的测试逻 辑整合在芯片内部，通过测试逻辑自动生成测试向量9 1 ，控制存储器的读写，并对读写结果 进行比较判断，以确定i 础能否正常工作。与外部测试相比，内部测试具有更快的速度们、 更加简单的测试结构，已经成为存储器测试的主流方法。 2 1 2 存储器的故障模型 。 图2 一l 是s r a m 的简化模型，它的端口主要包括地址、数据、控制逻辑三部分：地址信 号首先被寄存到地址寄存器中，并通过地址译码器进行解码，确定完成读写操作的存储单元 位置；数据信号包括数据输入和数据输出，在写模式下，数据通过数据寄存器写入存储阵列， 读模式下，数据通过数据寄存器读出数据阵列中的数据：控制信号包括片选信号、读写模式 选择信号等，它们控制着存储器的工作状态。 西安理工大学硕士学位论文 能 “ 图2 一ls r a m 的简化模型 f i 配ls r a mm o d e l s i 在写数据时，片选信号和写使能信号同时有效，数据通过数据寄存器写入到地址指 向的存储模块，完成写操作。读数据时，读使能信号有效，地址译码器根据输入的地址值， 将存储阵列中相应存储单元中的数据输出到数据寄存器。针对存储器的结构及工作特点，常 见的错误模型包括： ( 1 ) a d d r e s sd e c o d e rf a u l t s ( a f ) 。 a f 故障是指地址译码器发生错误，导致数据读写位置不正确。这种错误都是成对出现的， 它会导致两个不同地址指向同一个存储单元，后写的数据将之前的数据覆盖，我们可以利用 这个特点进行测试。例如：由于a f 错误，地址a 、b 同时指向一个存储单元x 。在测试时我 们可以首先初始化，使a 、b 指向的存储数据都为0 ，记做水a = 0 、粕：0 。然后只改变a 指向 存储单元中的数据( ，i c a = 1 ，术b = 0 ) ，并读出地址b 指向的数据，但这时我们会发现a 指向的 存储单元中数据为1 ，b 指向的也为l ，这说明发生了地址译码器错误。 ( 2 ) s t u c ka tf a u l t s ( s a f ) 。 s a f 模型n 是指存储阵列中的存储单元在工艺生产中出现错误，只能存储单一电平，不 能正确写入新的数据。这种类型的错误可以通过向相同地址中读写不同数据进行测试。例如： 如果地址a 指向的存储单元被固定到电平1 上时，对地址a 中的数据进行写0 操作，并读出， 会出现错误。 ( 3 ) c o u p l i n gf a u l t s ( c f ) 。 c f 模型n 2 1 是指两个或多个存储单元中的数据相互影响，当其中一个发生变化时会影响 到另一个数据。 针对不同的测试模型需要用不同的算法进行测试，常用的算法包括u n i q u ea d d r e s s a l g o r i t h m 、c h e c k e r b o a r d 、m a r c h 2 、m a r c h 3 1 3 1 等。算法多种多样，但每种算法都有着特定 的用途，例如u n i q u ea d d r e s sa l g o r i t h m 主要用来测试存储器控制及译码电路，m a r c h 3 算 法测试速度很快但测试覆盖率较低，m a r c h 2 能覆盖到所有的错误类型但是速度较慢1 钉。g p s 基带芯片在m b i s t 设计中采用的是m a r c h 2 算法。 2 1 3g p s 芯片m bls t 逻辑的实现 6 第二章g p s 基带芯片的可测性设计 一 - - 一一- a 一一一一一。一 g p s 芯片采用s m i c 0 1 8m i xl o g i c 工艺进行流片，共用到了1 7 个s r a m 和6 个r o m ，存 储器模型由a r ma r t i s a n 提供。其中r o m 的容量较小( 4 k b ) ，如果进行可测试设计，d f t 逻 辑的规模将会远远超过r o m 本身的面积，代价太大，所以本次m b i s t 的对象是s r a m 。 d u a l 于o r ts r a mw r i t e c y c l et i m i n g c l k a c l k b c e n a c n b u 7 e n a l 、r n b l a a 唾 a b 【j z n a f i 】 d b 嘲 o a 【i 】 n rr i l d u a l p o r ts r a mr e a d c y c l et i m i n g c l k a c l k b c e n a c e n b w e n a i w l 三n 8 l m 唾 a b 【j r q a i 】 q b 阳 图2 2 双端口s r a u 【1 1 时厣图 f i 薛- 2t i m i n go fd u a l - p o r t ss 舢 a s r 棚的结构 g p s 基带芯片选取的是双端口s r a j n 。双端口是指该存储器有a 、b 两组数据、控制信号， 可以对不同地址同时进行读写操作，这两组控制信号是相互独立的。s m i c1 8 0 n ms r a m 模型 中共包含1 4 组端口，其中q a 、q b 为存储器的数据输出；d a 、d b 为存储器的数据输入；从、 a b 为地址输入。控制信号共4 对，分别是： 1 、时钟信号：c l k a 、c l k b ，上升沿触发，为存储器提供工作时钟； ， 西安理工大学硕士学位论文 2 、片选信号：c e n a 、c e n b ，低电平有效： 3 、写使能信号：w e n a 、w e n b ，写使能为低电平时对存储器进行写操作，为高时对存储 器进行读操作； 4 、三态输出：o e n a 、0 e n b ，低电平有效。当c e n a ( b ) 为0 时，q a ( b ) 输出为当前地址指 向的数据；为1 时，q a ( b ) 的输出为高阻。 图2 2 是存储器的读写时序图，时钟上升沿为有效时钟触发沿。相对于时钟，所有输入 信号都必须满足一定的建立时间( t c s ，t a s ，t w s ，t d s ) 和保持时间( t c h ，t a h ，t w h ，t d h ) 要求。当时钟上升沿到来时，如果c e n a ( b ) = 0 、w e n a ( b ) = 1 、o e n a ( b ) = o ，并且地址总 线加载了有效地址，经过延时t a ，数据输出总线q a ( b ) 上将会得到地址从( b ) 处存储的 数据；如果c e n a ( b ) = o 、w e n a ( b ) = o ，经过延时t a ，数据将会存储到地址从( b ) 所指 向的数据块。 b g p s 基带芯片内建自测试的逻辑结构 控制器：测比较m m 输比较结果标 图2 - 3m b i s t 的逻辑结构图 f i 薛3m b i s t a 眦h i t e c t u r e g p s 基带芯片r a m 的可测性设计采用m b i s t 方法，其结构如图2 3 所示。芯片共增加了 6 个m b i s t 控制信号： r 吼j m g c j ：m b i s t 逻辑的复位信号，当测试开始时进行测试逻辑的全局复位； b i 虬一c l k - m g c j ：m b i s t 逻辑的时钟信号，上升沿触发，它为她i s t 逻辑的工作提供内 部时钟； 第二章g p s 基带芯片的可测性设计 t e s t h - m g c _ l ：m b i s t 测试的使能信号，当t e 鼠- h _ m g c j = l 时，g p s 芯片进入测试模式； t s t d o n e - m g c _ 1 ：j i l b i s t 测试完成的标志信号，当所有测试向量测试完成后， t 筑一d o n e g c - 1 会从低变为高，表示测试结束； f a i l 一h - m g c 1 ：m b i s t 测试的故障标志信号，在测试过程中，一旦f a i l - h _ m g c j 从低 变为高，说明存储器逻辑发生故障，不能正确读写； t e s t _ m o d e ：t e s t - m o d e 是全扫描链的模式选择信号。为了提高扫描链的测试覆盖率， 需要将存储器旁路。所以，在m b i s t 逻辑中，t e s t _ m o d e 也是b y p a s s 控制信号。 当t e s t h _ m g c _ l 为l 时，m b i s t 逻辑开始测试。此时，通过模式选择器隔断芯片功能 逻辑与存储器之间的连接，s r a m 完全由m b i s t 逻辑控制。然后，控制模块按照m a r c h 2 算法 产生测试向量送给s r a m ，c o m p a r a t o r 对s r a m 输出的数据及写入数据进行对比。如果比较结 果正确则f a i l h - m g c - 1 输出1 ，说明s r a m 能正常工作；否则f a i l 一h m g c _ 1 一直输出0 。当 所有测试向量都通过测试之后，t e 瓯一d o n e - m g c j 输出1 ，表明测试完成。 c 控制模块的设计 控制模块的主要作用是控制s r a m 及c o m p a r a t o r ，通过对比s r a m 的读入写出数据来测试 它的工作状态。在g p s 基带芯片m b i s t 设计中控制器采用的是m a r c h 2 算法，图2 4 是m ”c h 2 算法的仿真结果图，它的基本操作过程是： 1 、初始化：向s r a m 所有的存储单元中写入数据0 ，如图2 4 中区域1 所示； 2 、从地址最低位指向的存储单元中读出初始化数据0 ，并写入数据l ，再读出数据1 。 如是循环直至地址最高位。如图2 4 中区域2 所示。 3 、从地址最低位指向的存储单元中读出数据1 ，并写入数据o ，再读出数据0 。如是循 环直至地址最高位。如图2 4 中区域3 所示。 4 、从地址最高位指向的存储单元中读出数据o ，并写入数据1 ，再读出数据1 。如是循 环直至地址最低位。如图2 4 中区域4 所示。 5 、从地址最高位指向的存储单元中读出数据1 ，并写入数据o ，再读出数据0 。如是循 环直至地址最低位。如图2 4 中区域5 所示。 6 、从地址最高位向地址最低位依次读出数据0 ；如图2 4 中区域6 所示。 这种算法具有很高的测试覆盖率。 图2 4m a r c h 2 算法 f j 9 2 4m a r c h 2a r i t h m e t i c 9 西安理工大学硕士学位论文弋 d 模式选择器及b y p a s s 逻辑 模式选择器的结构如图2 5 所示，它由信号t e 趴- h m g c j 控制，用来选择芯片的工作 状态。当t e s t g c - 1 = 0 时，控制器不产生测试向量，s r a m 的输入端口由芯片的功能模块 控制：当t e 吼一h - m g c - 1 = 1 时，控制器产生测试向量，s r a m 的输入端口由控制器控制。 c o n t r o l l e ri n p u t l o g i ci 印u t s 凡w i 印u t 图2 5 模式选择器 f i 醇5m o d es e l e c t o r o u t q 日【秘】zi n n n 【0 】i i i 日r 【1 】i n n 日【2 】； o u t q q 【1 】。i n 龠冉【3 】i n 日日【王l 】“i n 一龠a 【s 】； o u t q r 【2 】；i n 日日【6 】i n n 日f 7 】“i n n n 【8 】“i n n a 【9 】； o u t q n 【3 1 2i n 一n 【1 0 1 i n q a 【1 1 】i n 一日n 【1 2 】i n q b 【0 】； o u t q n 【l l 】；i n 日b 【1 】i n n b 【2 】4i n 一日b 【3 】“i n n b f l l 】； o u t 一0 r 【s 】2i n n b 【s j “i n n b 【6 】i n n b 【7 】i n 一日8 f 8 】； o u t q n 【6 】ti n n b 【9 】i n n b 【1 0 】i n n b 【1 1 】i n r 8 【_ 1 2 】； o u t n n 【7 】。i n d 龠【0 】i n d a 【1 】i n d 日【2 】： o u t q n 【8 】2i n p n 【3 】“i n d a 【l 】i n d a 【5 】； o u t 一口n 【9 】。i n d 俞【6 】i n d a 【7 】i n d n 【8 】； o u t 日a 【1 a 】。i n d n 【9 l i n o 日【1 8 1 i n d n 【1 _ l 】； o u t q 日【1 1 】。i n d 龠【1 2 】i n d n 【1 3 】4i n d 日f 1 | | 】； o u t n 日【1 2 】。i n d a f l 5 】i n d n 【1 6 】“i n d n 【1 7 】； o u t 日n 【1 3 】5i n d n 【1 8 1 “i n d r 【1 9 】。i n d a 【2 0 】； o u t q n 【1 王i 】2i n d n 【2 1 】i n d n 【2 2 】i n d r f 2 3 】； o u t q 日【1 s 】。i n d b 【0 】“i n d b 【1 】i n d b 2 】； o u t q n 【1 6 】2i n d b 【3 】“i n d b 【趣】i n p b 【s 】； o u t q n 【_ t 7 1 ；i n d b 【6 】i n d b t 7 】“i r d b 【8 】： o u t q n 1 8 】；i n d b 【9 】i n d b 【10 】i n d b 【1 1 】： o u t q 日【1 9 】。i n d b 【1 2 】i n d 8 【1 3 】i n d b 【量1 1 ； o u t q q 【2 秘】。i n d b 【1 s 】i n d b 【1 6 】4i n d b 【1 7 】； o u t q n 【2 1 】= i n d b 【1 8 】i n d b 【1 9 】4i n d b 【2 0 】； o u t o 日f 2 2 】。i n d b 【2 1 】i n d b 【2 2 】4i n d b f 2 3 】； o u t q n 【2 3 】2i n l d e 愉i n 一”e h b i n c e h n i n c e h 8 i n o e 惦“i n o e ； 图2 - 6 b y p a s s 逻辑 f i g2 击b y p a s sl o g i c 扫描链主要用来测试i p 核之外的逻辑电路，s r a m 等i p 核的存在会阻碍扫描链的正常工 作，影响覆盖率的提高。因此在做m b s i t 时需要添加b y p a s s 逻辑，使s r a m 可以通过控制信 号进行旁路。图2 6 是b y p a s s 逻辑的源代码，它将s r a m 的i n p u t ( 地址信号、数据信号和 控制信号) 经过一系列“与、或 运算把位宽缩小到和输出数据位宽相同。当b y p a s s 信号 有效时，s r a m 的输出数据被悬空，输入信号经过b y p a s s 逻辑之后接到s r a m 原定的输出信 号上。这样就相当于把s r a m 旁路掉了。 1 0 第二章g p s 基带芯片的可测性设计 一圈 黧骥缫燃澜 一霜 幽2 7m b j s t 伤舆结果 f i 醇一7r e s u l t so fm b i s t s i m u l a t i o n 图2 7 是船i s t 的仿真结果，在写数据时，t e s t _ a b _ o 是待写入数据的存储单元的地址， t e s td b0 是待写入的数据，二者按照m a r c h 2 算法向s r a m 中写入数据。读取数据时， t e s t - 从一o 为待读出数据的地址和t e 趴一q a - 0 读出的数据，t e 瓯一q a 1 读出的数据被送到 c o m p a r a t o r 中尽心比对，并返回比对结果t e 吼j a i l 。在3 0 3 1 1 2 m s 处t e 瓯一d o n e 信号变为 1 ，代表测试结束同时f a j h 为o 说明测试结果无误。 图2 - 8g p s 基带芯片布局版图 f i 9 2 - 8l a y o u to fg p sc h i pa r e rf 1 0 0 r p l a n 西安理工大学硕士学位论文 图2 8 是整个m b i s t 逻辑的布局图，一共包含1 6 个大小为3 2 b 水5 1 2 w 的s r a m ，一个大小 为2 4 b x 8 1 9 2 w 的s r a m ，和6 个大小为1 6 b x 2 5 6 的r o m ( r o m 没有做可测性设计) 。这1 7 个s r a m 由一个控制器共同控制，控制器的功耗为1 9 9 9 m w 。图中白色部分为m b s i t 逻辑，共有2 4 9 8 个c e l l 。船i s t 新添加了3 个输入端口( r 乳_ l _ m g c - 1 、b i 筑一c l k - m g c _ 1 、t e s t _ h _ m g c - 1 ) 、 2 个输出端口( t 乳一d o n e m g c _ 1 、f a i l h g c j ) 。m b i s t 逻辑的测试时钟频率为1 0 m ，完成 整个测试共需3 0 3 1 2 m s 。 2 2 全扫描链测试 伴随着集成电路技术的发展，速度、频率一直都是芯片设计时需要优先考虑的性能指标。 流水线结构正是在少量增加芯片规模的基础上，大幅提高芯片工作速度而出现的一种结构。 图2 9 是一个组合逻辑电路的结构图，逻辑l o 的延时为1 0 n s ，也就是说我们在i n l 、i n 2 加上输入信号，经过1 0 n s 后，能在输出端得到计算结果。因此，如果有1 0 组输入数据，全 部计算完需要1 0 0 n s 时间。 i n l i n 2 图2 9 组合逻辑模型 f i 哥9c o m b i n a t i o nl o g i c o l r r 图2 一1 0 流水线模型 f i 9 2 - l0p i p e l i n el o g i c 图2 1 0 采用的是流水线结构，我们按一定的逻辑关系用4 个d f f 将组合逻辑l 0 划分为 4 块逻辑，每一块逻辑的延时都小于4 n s ，并用一个时钟周期为4 n s 的c l k 对整个电路进行 同步控制。此时，我们在i n l 、i n 2 加上输入信号，需要3 个时钟周期( 1 2 n s ) 才能得到结 果，但是如果输入数据有1 0 组时，只需要1 2 个时钟周期( 4 8 n s ) 就能得出所有数据的运算 结果。因此，对于需要进行连续运算的算法，流水线结构能大幅提升运算速度。 现在基本所有的数字集成电路设计都采用了流水线结构，对于这样的设计，如何进行测 试也就显得尤为重要了。全扫描链设计的基本思想是，通过添加少量的逻辑，使流水线中大 部分重要节点变得可控制、可观测，以便能定位相应的错误n 阳。 2 2 1 常见的测试模型 第二章g p s 基带芯片的可测性设计 进行流水线的可测性设计，首先需要确定流水线结构中的错误模型，常见的错误模型包 括： 1 、s t u c ka tf a u l tm o d e l 。 s t u c ka tf 硼tm o d e i 是指电路中c e l l 的引脚或者金属线被错接到了固定电平上，不能正确 完成电平转换。它是测试中最常见的错误模型。咖c ka tf a u l tm o d e l 是因为电路设计时没有严 格按照设计规则设计或者是工艺生产偏差过大引起的。图2 1 l 是与门逻辑的s t l j c ka tf a u l t m o d e l 故障模型及真值表。 黔矗 三j yb 一 y ab g 0 0 d as a oa s a 1 00 0o o o1 0 o l 1 0 o 0 o 1 1 10 1 图2 1 1 与门的s t u c ka t f a u h 及真值表 f i 9 2 - 1 1t h e s t u c k a tf a u l t 仃u e 劬l eo f a n d g a t e 2 、c i r c u i t r yo p e na n dc i r c u i t r ys h o r t 故障模型 c i r c u i t r yo p e na n dc i r c u i t r ys h o r t 故障是指因生产过程出错或电路老化等因素引 起的金属线断开或短路，严重时会导致芯片完全不能工作。在芯片设计时，如果没有正确评 估电流密度导致电路局部电流过大，引起电迁移效应，也会导致这种故障的发生。 3 、s l o wt r a n s i t i o n 故障模型 s l o wt r a n s i t i o n “目是指在芯片中，路径的延时与设计不符，超出了规定的建立时间要 求，导致这条路径无法正确进行数据运算。图2 一1 2 是s l o wt r a n s i t i o n 错误的模型图，图 2 1 3 是s l o wt r a n s i t i o n 故障模型的时序图。如这两幅图所示，初始状态i n 端口的数据为 1 ，n e t 处为o ，在第一个时钟上升沿到来时i n 端口的数据被读入寄存器d 1 ，经过延时t 1 ( t 1 小于时钟周期) ，数据通过三个反相器加载到寄存器d 2 的输入端口n e t 上。在第二个 时钟上升沿到来时，d 2 正确读取n e t 上的数据。但是如果发生s l o wt r a n s i t i o n 故障，三 个反相器总的延时变大为t 2 ，并且t 2 大于时钟周期( 图中虚线所示) ，此时寄存器d 2 在 第二个时钟上升沿到来时无法正确读取n e t 上的数据，导致电路功能紊乱。 dqdq d 1 d 2 刑v l烈v 2n v 3 八八 ll 图2 1 2s l o wt r a n s it i o n 故障模型 f i 9 2 - 12s i o wt 啪s i t i o nf a u l tm o d e i o u t 西安理工大学硕士学位论文 一一厂 厂一 i n 1 1 i i； 图2 一1 3s l o wt r a n s i t i o n 时序图 f i 贮- 1 3t i m i n go fs l o w 的n s i t i o n 最m l tm o d e 4 、i d d q 故障模型 在正常情况下，c m o s 电路中不存在直流通路，因此芯片的静态电流( i d d q ) 很小。但 是当出现短路等物理故障时，芯片的i d d q 会突然变大。我们把引起i d d q 值变大的这些故障 统称为i d d q 故障1 。在测试i d d q 故障时，我们需要通过测试向量使电路不停在各个工作 状态中切换，并测试相应的i d d q 值，看是否存在问题。 为了尽可能全面的检测现实中遇到的各种问题，需要运用不同的测试方法，常用的测试 方法有：扫描链测试“钉、i d d q 测试等等。g p s 芯片逻辑模块的测试采用的是全扫描链。 2 2 2 扫描链的工作原理 对于流水线结构，一级级寄存器将逻辑块切割成小的组合逻辑，如果所有寄存器的状态 都能被控制、观察，我们就能将芯片中的错误定位到具体的逻辑门上，这也正是扫描链测试 的基本思想。为了实现电路中所有寄存器的可观察、可控制性，进行扫描链设计时需要在正 常的d f f 前增加了一个选择器。图2 1 4 a 是普通的流水线结构，图2 一1 4 b 是在2 1 4 a 基础上 加入扫描链之后的结构图。扫描链的工作分为两种模式： 移位模式：在这种模式下，我们通过选择信号( m o d e ) 控制选择器，使整个电路的数据 流如图2 1 4 b 中虚线所示，此时整个系统就相当于一组移位寄存器。我们可以通过时钟向这 些寄存器顺序写入或读出数据( 更新一次需4 个时钟周期) 。在这种模式下，所有寄存器中 的数据可以被观察并且完全可控制。 运算模式：运算模式是指当所有寄存器都写入预定的数据之后，将这些数据送入逻辑块 l l 、l 2 、l 3 、l 4 中进行运算。最后通过m o d e 信号，使各个逻辑块运算的结果再次存入寄存 器的过程。 在扫描链工作的整个过程中，所有寄存器的状态都是可控、可观测的。也就相当于，我 们可以通过交替执行移