（微电子学与固体电子学专业论文）基于嵌入式dll的bist设计.pdf

摘要 摘要 随着集成电路设计进入超深亚微米阶段，电路复杂度不断提高，芯片测试面 临着巨大的挑战。内建自测试b i s t ( b u i l t - i ns e l f - t e s t ) 技术通过在芯片内部集成少量 的逻辑电路实现对集成电路的测试，被认为是解决测试仪器开发周期长、复杂度 高，费用昂贵的有效方法之一。随着s o c 技术、口核技术的发展，锁相技术作为 一个基本的a s i c 宏，在无线通讯和微处理器电路中充当时钟电路的应用更加广 泛，它的错误会直接或者间接地影响着许多i c 器件的性能，因此，测试锁相环对 于测试整个芯片来说是非常重要的第一步。 本文在对传统的内建自测试( b i s t ) 技术以及延迟锁相环技术( d l l ) 进行研究 的基础上，系统阐述了对延迟锁相环的测试方法，提出了基于延迟锁相环的内建 自测试电路的设计方案。该电路建立在一个简单的异或非逻辑门和延迟线的基础 上，通过抽样调查异或非门的输出来检测电路的错误点，引入的多余面积很少。 除此之外，该内建自测试电路还具有一个优点，即不需要其它的外部激励。通过 故障仿真的结果，可以得出，它对延迟锁相环电路有着很高的错误覆盖率。 关键词：内建自测试延迟锁相环故障检测混合信号测试 a b s t r a c t i i i a b s t r a c t a st h ei n t e g r a t e dc i r c u i td e s i g nh a ss t e p p e di n t ot h ed e e pu l t r a - s u b m i c r o ns t a g e ， t h ec o m p l e x i t yo ft h ec i r c u i ti n c r e a s e sc o n t i n u a l l y , c h i pt e s tf a c e sv e r yh u g ec h a l l e n g e t h eb u i l t - i ns e l f - t e s tt e c h n i q u ec a l lr e a l i z et h et e s tt oi n t e g r a t e dc i r c u i tb yi n t e g r a t i n ga f e wl o g i cc i r c u i t si nai n n e rc h i p ，w h i c hi sc o n s i d e r e da so n eo ft h ee f f e c t i v em e t h o dt o s o l v et h ep r o b l e m so fl o n ga n dc o m p l e xd e v e l o p m e n tc y c l ea n dh i 曲c o s t s w i t ht h e d e v e l o p m e n to ft h es o ca n di pc o r et e c h n o l o g y , t h ea p p l i c a t i o no fp h a s el o c k e d t e c h n i q u ei sm o r ew i d e s p r e a d ，b o t hi nw i r e l e s sc o m m u n i c a t i o na n dm i c r o p r o c e s s o r e l e c t r i cc i r c u i li t se r r o rw i l ld i r e c t l yo ri n d i r e c t l ya f f e c tt h en u m b e ro fi cd e v i c e s p e r f o r m a n c e ，t h e r e f o r e ，t e s t i n gd l l i st h ei m p o r t a n tf i r s ts t e pf o rt e s t i n gt h ee n t i r ec h i p i nt h i sp a p e r , t h et r a d i t i o n a lb u i l t i ns e l f - t e s t ( b i s t ) a n dt h ed l la r ed i s c u s s e d s e p e r a t l y , b a s e do nt h e s es t u d y , ad e l a y l o c k e dl o o pt e s t i n gm e t h o di se x p o u n d e d ，a n da b u i l t - i ns e l f - t e s t ( b i s t ) c i r c u i tf o rt h et e s to ft h ed e l a y l o c k e dl o o pc i r c u i t ( d l l ) i s p r o p o s e d t h ec i r c u i ti sb a s e do nas i m p l ex n o rl o g i cg a t ea n dd e l a yl i n e st os a m p l e t h eo u t p u to ft h ex n o rg a t e ，s ov e r yl i t t l ea r e ai si n t r o d u c e d i na d d i t i o n ，n oe x t e m a l s t i m u l u si sr e q u i r e df o rt h i sb i s tc i r c u i t ，a n df a u l ts i m u l a t i o nr e s u l ts h o w sh i 曲f a u l t c o v e r a g eo ff a u l t so fd e l a y l o c k e dl o o p s 。c o m b i n e dw i t l ls o m ec o v e r a g eo fp a r a m e t r i c v a r i a t i o i l s k e y w o r d s ：b u i l t - i ns e l f - t e s t ( b i s t ) d e l a y - l o c k e dl o o p ( d l l ) f a u l td e t e c t i o n ， m i x e ds i g n a lt e s t 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在导 师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标注 和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成果； 也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材 料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说明 并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名：日期型丝：多19 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究生 在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保留 送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内容， 可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后结合 学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 ( 保密的论文在解密后遵守此规定) 本学位论文属于保密，在一年解密后适用本授权书。 日期圣里! 旦：三! 曼 日期一竺_ ! 竺! 。! ， 第一章绪论 第一章绪论 自集成电路诞生起，设计方法、制造方法和测试方法始终是集成电路发展不 可分割的三个组成部分。但在集成电路发展的早期，人们更多的注意力是集中在 设计和制造领域，而且由于早期的集成电路逻辑设计和工艺技术相对简单，因此 测试方法学研究曾一度处于一个不被重视的地位。通常认为可测性设计( o f t ) 是可 有可无的，是否采用完全由成本预算来决定。随着集成电路设计技术的不断进步 和电路规模的不断扩大，工艺技术也在不断进步，集成电路的可测性问题己经成 为提高产品可靠性的一个不可忽视的因素。在最近的二十年来，尤其是近十年来， 测试方法学的研究己经日益受到重视，在集成电路产品开发的整个流程中，测试 问题己经成为必须考虑的关键问题之一。 本章将首先论述当今集成电路的发展概况，并针对目前的发展趋势提出了可 测性设计( d f t ，d e s i g nf o rt e s t a b i l i t y ) 及内建自测试设计( b i s t ，b u i l d - i ns e l f - t e s t ) 的 方法，接着重点讨论了锁相环应用的重要性以及内建自测试方法在测试锁相环电 路中的优势，并展望了内建自测试技术的发展方向，最后在本章结尾将说明论文 工作的主要内容。 1 。1 可测性设计的发展概况 随着计算机和微电子技术的迅猛发展，微处理器和其他a s i c ，v l s i 电路得 到了广泛的应用，电路规模越来越大，器件复杂性和集成度的剧增导致了电路的 高密度封装。人们在要求数字电路高集成度的同时，对高密度数字电路可靠性的 要求也越来越高。 但是随着数字电路密度的不断增加，利用以往的测试手段已经不能满足微电 子技术的发展要求。即使电路中不存在不可测的故障，也还有很多故障因受计算 机运算时间和存储空间的限制很难生成测试向量，同时，系统的测试开销也急剧 地增加。虽然对测试的理论和方法的研究一直没有间断和停止，但仍难以满足系 统发展的要求。人们意识到传统的测试方法已经不能适应实际生产的需要，必须 在电路的设计过程中采用各种易于测试的设计技术降低测试的复杂度。这就需要 功能设计人员在设计系统和电路的同时考虑到测试的要求。衡量一个系统和电路 的标准不仅应有实现功能的优劣，所用元器件的多少，而且还要看所设计的系统 和电路是否可测，测试是否方便，这就要进行可测性设计。 随着半导体工艺尺寸的不断缩小，i c 设计的规模越来越大，高度复杂的s o c 产品正面临着高可靠性、高质量、低成本以及更短的产品上市周期等日益严峻的 2 基于嵌入式d l l 的b i s t 设计 挑战。可测性设计通过提高电路的可测试性，保证了设计芯片的生产和制造的高 质量。借助于e d a 技术，一方面可以实现可测试性设计的自动化，提高电路开发 工作的效率，另一方面可以得到高质量的测试向量。达到高测试质量、低测试成 本的目的。可测性设计提高了测试的故障覆盖率，大幅度地缩短测试时间，降低 测试难度，加快开发周期，缩短产品的上市时间。 图1 1 含d f t 的设计流程 可测性设计d f t ( d e s i g nf o rt e s t a b i l i t y ) ，其框架式定义是：可测性是在一定的 时间和财力限制下，生成、评价、运行测试以满足一系列的测试对象( 例如，故 障覆盖率，故障定位，运行时间，时效性) 的要求。传统的逻辑设计思想只考虑 逻辑功能、速度、电特性等参数，而可测性设计是在设计阶段就考虑测试的问题， 把降低测试难度的问题纳入设计规范。它解决的是变难测故障为易测故障的问题， 可测性分析可以用来检验设计质量和引导改进设计。总之，一切考虑了测试要求 的设计，或者说一切能使测试生成和故障诊断变得比较容易的设计，都可称为可 测性设计。它是以牺牲电路面积为代价，以实现较大幅度地降低测试难度为目的 的设计思想，是目前解决l s i v l s i 测试难题的根本途径【l l 。 1 2 内建自测试在锁相环测试中的发展 1 2 1 内建自测试的研究概况 随着集成电路设计方法与工艺技术的不断进步，不论是数字工艺还是模拟工 艺，都使得几个不同的核集成在一个芯片上成为可能。不同的知识产权( i p ) 核包括 数字类型的核、模拟类型的核，或者混合信号的核集成在一起，这个复杂的系统 就是所说的系统芯片( s y s t e mo nac h i p ，s o c ) 。集成电路的可测性问题已经成为提 高产品可靠性的一个不可忽视的因素，尤其是当在系统芯片成为集成电路技术发 展的大趋势时，由于系统复杂度和规模的提高，可测性设计在整体产品开发中也 就占据了越来越重要的地位。 第一章绪论 目前，可测性设计( d f t ) 技术已经逐渐成为i c 测试中的主流思想，国内外研 究得较多的d f t 技术主要集中在边界扫描b s ( b o u n d a r ys c a n ) 和内建自测试b i s t 这两种技术，而逻辑电路的b i s t 设计的关键点是构造b i s t 单元并将其插入被测 内核c u t ( c i r c u i t u n d e r t e s t ) ，在当前国内可测性设计水平相对落后的背景下实现逻 辑电路b i s t 结构的自动插入具有十分重要的意义。 怪卢司 拧翻 接接 口口 图1 2 模块b i s t 的基本架构 可测性设计中的内建自测试b i s t ( b u i l d i ns e l f - t e s o 是通过在芯片内部集成少 量的逻辑电路来实现对整个电路的测试，被认为是解决电路测试问题的有效方法 之一。它的基本思想是由电路自己生成测试矢量，而不是要求外部施加测试矢量， 并依靠自身逻辑来判断测试相应是否正确。它不仅克服了外部自动测试设备低速 测试时无法检测出来的实时故障问题，而且提供了更便宜和更有效的选择。因此， 内建自测试近年来不断受到人们的重视，并且己成为研究的一个热门课题。一个 好的b i s t 方案至少应该具备以下三个特征：较少的硬件开销，较高的覆盖率和较 短的测试时间。 而随着集成电路的发展，无论对于数字或模拟电路，锁相环技术都得到了广 泛的应用，因而b i s t 技术运用于锁相环的测试也成为一门新兴的课题。不同于以 往的电路设计，本文从d l l 的特点出发，设计了种用于d l l 测试的b i s t 电路， 具有易测试，故障覆盖率大、便于观察结果、占用面积小等优点。 1 2 2 锁相环技术的发展及其内建自测试 锁相环是大多数s o c 的核心，是所有大型集成电路的基本组成模块。目前， 对于锁相环的研究不断的深入，一方面，在原有p l l 结构中提出很多全新的、性能 优越的单元模块电路，主要体现在鉴频鉴相器、压控振荡器的设计上，另一方面， 锁相技术也不仅限于早期的p l l 的简单结构，像d l l ( d c l a y 1 0 c k e dl o o p ) ， m d l i ( m i x e d m o d ed e l a y l o c k e dl o o p ) ，s m d ( s y n c h r o n o u sm i r r o rd e l a y ) 等技术也不 断涌现1 2 1 。 4 基于嵌入式d l l 的b i s t 设计 图1 3 典型时钟树分布图 延迟锁相环( d l l ) 技术是在p l l 技术上改进得到的。它继承了p l l 电路的锁 相技术，去掉了p l l 电路内的振荡器部分，取而代之的是延迟量可控的延迟线， 而这些延迟线能够用数字电路来实现，从而使得d l l 具有更多的数字电路的模块。 尽管由d l l 实现的功能也能由p l l 来实现，但是d l l 却更多的被使用，因为当 不要求倍频时，d l l 对于片上噪声和稳定性都有很好的免疫力。与p l l 相比，d l l 有几个固有的优点，比如没有抖动累加，更小的锁定时间，环路滤波器易集成等。 而且随着特征尺寸的缩小，电源电压也在减小，这给数字电路和模拟电路设计都 带来了新的挑战。在新工艺中，芯片中子模块之间通过电源线和衬底的噪声耦合 也比以前更加严重，这些问题中的大部分可以通过在系统中使用更多稳定的数字 电路来实现部分模拟电路功能的方法来解决，因而，d l l 也得到了越来越广泛的 应用。 芙 算 图1 4 p l l 原理图 入 时 钟 图1 5d l l 原理图 本文所设计的d l l 就是一种典型的数模混合延迟锁相环电路，使用了压控延 迟线电路来实现输入时钟与输出时钟的同步，从而消除芯片内的时钟延时，并采 用数字方式实现鉴相器电路，在控制电路作用下，实现时钟延时补偿。 随着s o c 技术、i p 核技术的发展，锁相技术作为一个基本的a s i c 宏在无线 通讯和微处理器电路中充当时钟电路的应用更加广泛，这些应用包括：用于片内 联系的多相位时钟产生器，时钟偏移校正电路，时钟注入延时转移电路，和时钟 恢复电路以及时钟分布网络。特别的，当数据在芯片之间的传递速率越来越高时， 数据和时钟的适当结合就非常重要，而这种功能通常是由p l l 或d l l 来实现的。 正是由于锁相环具有这样的重要性，因而它的错误会影响许多或者大多数的i c 性 第一章绪论 5 能，例如，过度的抖动能够造成间歇性的延时错误，一些逻辑测试的失败实际上 也是由于锁相环的错误。因此，测试锁相环对于测试整个芯片来说是非常重要的 第一步。 以往的d l l 测试工作大部分都集中在抖动，静态相位误差，同步范围和锁定 时间等这些性能的片上测试，尤其是集中在抖动的测试。本文所采用的方法没有 集中在这些方面，因为本文的目标并不是测试d l l 电路的功能特性，而只是为了 确定d l l 是否是能够被正常筛选出的错误电路。因此，本文把注意力放在了确定 d l l 是否能够用最小的代价实现锁相，同时又不会影响d l l 中敏感的模拟节点上。 1 3 论文的安排 本文主要研究内建自测试技术( b i s t ) 在测试d l l 方面的的应用以及典型的数 模混合d l l 电路的设计，相关章节安排如下： 第一章：本章首先简要阐述了集成电路测试的发展概况，研究背景，并分析了内 建自测试的重要性，接着讨论了锁相环技术的发展及其测试背景，展望了 内建自测试技术的发展方向，最后说明论文的安排。 第二章：本章讨论了内建自测试( b i s t ) 的架构、分类，以及测试模式的产生和测试 方法，特别分析了线性反馈移位寄存器在b i s t 中的应用，最后论述了b i s t 的响应分析。 第三章：本章研究了典型延迟锁相环d l l 的电路设计，首先，讨论了d l l 电路的结 构及其原理，接着详细讨论了d l l 电路各个模块的设计，其中包括鉴相器 电路、电荷泵电路、环路滤波器电路以及压控延迟线电路的设计，并给出 了电路结构以及原理说明，最后，得出d l l 电路的整体仿真结果及说明。 本章为b i s t 电路设计做好铺垫。 第四章：本章作为论文的重点章节首先阐述t d l lb i s t 电路的整体框架，然后重 点讨论了b i s t 电路各个模块的设计及其仿真结果，从结果分析得知，b i s t 电路的各项指标都达到了预期要求。接着在后面几节中提出了n 次测试电 路的结构及其意义，本章最后论述了b i s t 电路的参数以及性能改进。 第五章：本章首先阐述了d l l 电路的时序故障测试，提出了结构故障测试的概念 及分类，对于不同的几种故障模型所导致的结果进行分类列表，最后对测 试的结果进行了整理分析和对比。 第六章：本章对全文的工作进行了总结，并对今后的研究工作进行展望。 6 基于嵌入式d l l 的b i s t 设计 1 4 本章小结 在这一章中，首先阐述了集成电路测试的发展概况，其中包括集成电路测试 的背景以及内建自测试的重要性，接着对锁相环技术的发展及其测试背景做了简 要的论述，最后，对论文各个章节的安排做了详细的说明。本章是对论文整体的 概括及安排，同时也为下面的研究及讨论做好了铺垫。 第二章内建自测试( b i s d 的研究及发展 7 第二章内建自测试( b i s t ) 的研究及发展 本章的主要内容是内建自测试的基本知识和测试方法，首先，讨论了内建自 测试的架构和分类，以及内建自测试模式的产生和测试方法，其中对四种测试模 式做了分类讨论，其次，讨论了线性反馈移位寄存器，最简单的测试向量产生器 就是由线性反馈移位寄存器组成的。本章最后还论述了内建自测试的响应分析和 特点。 2 1 内建自测试的架构及分类 内建自测试( b i s t ) 是可测性设计( d f t ) 的一种重要方法。随着大规模集成电路 的应用和发展，b i s t 成为了d f t 设计技术的主流，而s o c 设计主要采用的就是b i s t 可测性技术。b i s t 的基本思想是：由电路自己来生成测试向量，而不是要求外部 施加测试向量来决定所得到的测试结果是否正确。内建自测试是电路设计的一种 技巧，经由这种技巧设计出来的电路，本身具有进行测试的能力，它不需要完全 通过测试设备来对电路侦错。因而硬件电路需增设测试向量产生器、输出反应分 析器、测试控制器三部分来完成自检功能1 3 1 。 l 测试向量产生器 测 试 向 量。 待测电路 输 出 l l 输出反应分析器 图2 1 内建自测试的架构图 根据内建自测试的架构，b 1 s t 主要可以划分为三个部分，如图2 1 所示： 1 、测试向量产生器( t e s tp a t t e r ng e n e r a t o r ) - 这部分主要用来产生待测电路所需的测试向量，可以使用线性反馈移位寄存 器( l f s r ) 、计数- 器( c o u n t e r ) 或只读存储器( r o m ) 等方式来产生测试向量。 2 、待测电路( c i r c u i tu n d e rt e s t ，c u d 待测电路就是将被用来进行测试的电路，接收来自测试向量产生器输入的测 8 基于嵌入式d l l 的b i s t 设计 试向量，再将其输出送到输出反应分析器r ( o u t p u tr e s p o n s ea n a l y z e r ) 进行压缩比较。 3 、输出反应分析器 输出反应分析器对待测电路的输出进行压缩对比，以确定电路是否有错误。 依照测试的时间，内建自测试可分为下列两种模式，一种是在线内建自测试( o n - l i n e b i s t ) ，另一种则是离线内建自测试( o f f - l i n eb i s t ) 。 ( 1 ) 在线内建自测试( o n - l i n eb i s t ) ： 在线内建自测试并未区分正常模式和测试模式，是在电路正常工作的模式下 做测试的工作，它又可分为两种： a 、同步在线内建自测试( c o n c u r r e n to n - l i n e ，b i s t ) ： 在这种情况下，电路的正常运作和电路的测试会同时进行。 b 、非同步在线内建自测试( n o n c o n c u r r e n to n - l i n e ，b i s t ) ： 它是利用电路在空闲的状态下对其进行的测试，也就是说，当电路正常工 作的时候，测试工作停止，等到系统处于空闲的状态时，开始进行测试。 ( 2 ) 离线内建自测试( o f f - l i n eb i s t ) 离线内建自测试，电路的运作分成两种模式正常模式( n o r m a lm o d e ) 和测 试模式( t e s tm o d e ) 。离线内建自测试必须进入到测试模式下，测试电路才有办法执 行预设好的自测试动作。而在正常模式下，测试电路关闭，只让待测电路按照正 常的功能执行。所以，离线内建自测试电路无法找到电路的及时错误，在运行时 间所出现的错误需要在系统复位( s y s t e mr e s e o 之后才能被离线自测试电路找到。 一般的离线内建自测试架构，处于测试模式时，整个测试流程完全是由b i s t 控制单元来统筹控制的。就待测电路而言，在电路的输入部分采用测试向量生成 器，而输出部分则采用输出反应分析器，通常这两者可以使用线性反馈移位寄存 器的某一种形式来完成。 2 2 测试模式生成 本节讨论b i s t 涣q 试模式的类型，获取它们的方法以及相关故障覆盖率的问题。 不同的b i s t 方法有与此相关的不同类型的测试模式。 l 、存贮模式 存贮模式b i s t 可以用程序或微程序，典型的存贮在r o m 中，来完成硬件测试 的功能。这种技术有成功的应用。另外一种技术，使用传统的自动模式生成 ( a u t o m a t i ct e s tp a u e mg e n e r a t i o n ，a t p g ) 来产生测试模式，把测试模式存贮在芯片 或电路板上，当b i s t 被激活时将它们应用至j j c u t 中，并把c u t 的输出响应与预先 存贮的相应的响应相比较。由于存贮数据相当大，所引起的面积开销是非常大的， 因此这种技术只能应用于非常有限的场合中。 第二章内建自测试( b i s t ) 的研究及发展 9 2 、穷举或伪穷举模式 穷举模式是指，对于一个n 输入的组合逻辑，将所有可能的2 n 输入模式应用于 这个模块的测试。这种模式的b i s t 消除了测试模式生成的步骤，并可达到很高的 故障覆盖率。因而，当时钟频率非常高时，对于输入n 大于2 5 的电路，将这些测试 模式全部输入的时间可能会使穷举测试模式b i s t 不能应用于实际。这样，必须将 逻辑分割成更小的，并可能会重叠的小于n 个输入的模块。这种方法就称为伪穷举 模式b i s t t a j 。 穷举或伪穷举方法的故障覆盖率几乎接近1 0 0 ，如果设计正常的话，无需故 障模拟便可达到这个故障覆盖率。并且，穷举测试可以检查所有的可测性故障， 而不会在每个模块中诱发时序逻辑。然而，这种方法也有其弊端，因为对电路进 行较大的分割可能需要很大的代价，并且，因分割而增加的硬件将会非常昂贵。 如果增加的硬件不能避免地出现在关键时序路径上的话，可能还会影响到电路的 性能。所以，应用时可以通过选择合适的n 个输入的模块，并使它可以进行并行测 试，那么测试时间将会变得较为合理。 3 、伪随机模式 通常大电路是不会使用穷举测试的方式，而是以随机输入的测试向量来缩短 测试时间，这种测试的方法称为随机测试。而当利用线性反馈移位寄存器随机的 性质来进行随机测试时，因为输出的组合可以事先就被计算出来，所以它并不是 真正随机产生的，则称这种测试的方法为伪随机测试( p s e u d or a n d o mt e s t i n g ) 。 伪随机测试是最常用的一种自测试方法。与其他的方法相比较，伪随机模式 b i s t 可能需要较长的测试时间，并且需要通过故障模拟来估计故障覆盖率。然而， 这种模式类型与前面提到的模式相比，它结构简单且规则，设计工作量小，并且 它的移位特性很容易与d f t 的扫描环境相结合，因此当从扫描设计升级至i j b i s t 方 法时，可以使用最小的面积达到设计目的。在伪随机模式中，每个比特变成0 或1 的可能性都近似相等。典型的模式数量在1 0 3 至1 0 7 之间，也与电路的可测性及故障 覆盖率的要求有关。伪随机测试的测试码具有许多随机的特性，但某种程度上又 是确定的，即只要给定了测试电路结构，产生的测试码就是已知的了。 在目前讨论的模式类型中，穷举和伪随机模式是最常用的。将穷举模式应用 于v l s i 电路的一部分是比较直接的，而应用伪随机模式会更复杂一点。主要有如 下相关的问题： ( 1 ) 如何决定应用的伪随机模式的数量； ( 2 ) 如何估计故障覆盖率； ( 3 ) 如何处理剩余的没发现的故障，通常是难测的( h a r d t o d e t e c t ) 和抗随机模 式( r a n d o m p a t t e m r e s i s t a n t ) 故障。 研究显示，可以根据所需故障覆盖率要求的电路信息，或者难测故障的电路 1 0 基于嵌入式d l l 的b i s t 设计 可测性，来估计伪随机测试模式的数量。模式的数量可能会相当巨大，因此，对 于将如此巨大的模式进行准确的故障模拟，发展一种快速的故障模拟技术是十分 必要的。目前在国际上有许多学者在这一方面做了大量工作，主要思想是针对电 路结构，调整测试码，使得测试码在一定程度上是“确定 的。对于组合电路， 并行模式单故障传输( p a r a l l e l - p a t t e r ns i n g l e f a u l tp r o p a g a t i o n ，p p s f p ) 就是这样一种 技术【l o l 。 如果测试长度太长以致于不能实用( 超过几百万个向量) ，可以用另外的方 法来处理一些难测故障。一种方法就是采用由检查这样故障的a t p g 产生的确定性 模式，另一种是修改组合逻辑来改善可测性。 4 、权重的伪随机模式 权重的伪随机模式b i s t 对于处理难测故障是十分有效的，它介于伪随机模式 和存贮模式b i s t 之_ _ 间。在伪随机测试中，每个输入成为0 或l 的概率是1 2 。在权重 的伪随机测试中，这个概率或者说输入权重可以不同。权重的伪随机测试的关键 是使每个输入比特的概率不同，这样可以使难测故障易于出现。一种方法是使用 软件，基于分析难测故障的概率来确定单权重或双权重。另一种方法是在a t p g 系 统的帮助下，采用启发式的权重的伪随机模式生成方法。权重可以由逻辑来生成， 也可以由存贮在芯片上的r o m 来生成。 表2 1b i s t 中使用的硬件结构 模拟生成器响应比较器 r o m 和比较逻辑 r o m l f s r l f s r m i s r 单元自动 二进制计数器 单元自动 层次计数器 x o r 树 x o r 树 注：左栏每个模式生成器可以与右栏任一响应分析器一起使用 b i s t 测试模式由不同的硬件结构产生，如表2 1 的左半部分。对于穷举，伪穷 举和伪随机模式最常用的方法是由l f s r 来产生。并且在研究低功耗b i s t 中，改变 l f s r 的结构也是一种行之有效的方法。另一种模式生成器是单元自动【l l 】，其中每 个单元，由一个触发器和一些门构成，只与它的相邻单元相连接。这种模式生成 器的优点是连线只存在于单元与单元之间，并且它比l f s r 产生的模式更具有随机 性【5 】。 对测试矢量生成而言，主要需要考虑的是故障覆盖率、测试长度和硬件开销。 第二章内建自测试( b l s d 的研究及发展 对上述矢量生成的硬件设计包括只读存储器( r o m ) 和线性反馈移位寄存器 ( l f s r ) ，前者用于确定性测试矢量，后者用于穷举或者随机测试矢量。研究人员 现在关注一些新的技术来产生比伪随机技术更短的b i s t 测试模式序列。他们的方 法是对于采用l f s i 域单元自动的b i s t 进行一些特殊的设计。这些生成器产生包括 一系列确定性测试模式的序列。 2 3 内建自测试的测试方法 很多一般逻辑的b i s t 技术涉及到时间与硬件的基本折衷结果。可很轻易地通 过b i s t 技术将这种折衷描述成两个种类：t e s t - p e r - c l o c k 和t e s t - p e r - s c a n 。在 t e s t p e r - c l o c kb i s t 中，在每一个时钟周期输入一个测试向量并捕获一个响应。在 t e s t - p e r - s c a nb i s t 中，在每一个扫描周期中通过扫描输入一个测试向量并捕获一个 响应。这两种测试方法各有各的优缺点，涉及到截然不同的硬件结构和折衷结果。 接下来，本文将在下面详细讨论这两种测试方法： 1 、t e s t - p e r - c l o c k 模式 所谓t e s t p e r - c l o c k 测试方法，就是当测试电路的时候，在每一个周期都送进一 个新的测试向量进入电路，同时在电路的输出得到测试的结果。这种架构下的寄 存器有四种模式，分别说明如下： ( 1 ) 系统模式( s y s t e mm o d e ) ： 在此种模式下，寄存器就是电路一般情况下使用的d 型触发器。 ( 2 ) 向量产生模式( p a t t e mg e n e r a t o rm o d e ) ： 在此种模式下，寄存器形成一个自主型的状态转换，而其状态即被用来当作 测试向量，提供给待测电路进行测试。 ( 3 ) 反应评估模式( r e s p o n s ee v a l u a t i o nm o d e ) ： 在此种模式下，将待测电路所得出的结果作压缩。 ( 4 ) 移位模式( s h i f tm o d o ： 在此种模式下，可以籍由移迸方式来改变寄存器的状态，或者将寄存器的状 态移出去做分析比较。 图2 2t e s t - p e r - c l o c k 的架构图 接下来本文将说明此种测试方法的架构，以及如何利用这四种模式来达到 1 2 基于嵌入式d l l 的b i s t 设计 t e s t p e r - c l o c k 的运作。如图2 2 所示，可以经由以下三个阶段来测试电路： a 、首先在移位模式下将寄存器r 1 和r 2 做状态初始化； b 、接下来寄存器r 1 变成向量生成模式，然后产生测试向量给待测电路c 1 ，因此 就可以将r 2 变成反应评估模式来获得c l 测试的结果： c 、最后，可以将r l 和r 2 里面所存的测试结果，经由移位模式将结果状态移出来 做分析比较。 根据以上所述的架构以及测试步骤，可以看出此方法的优缺点如下。 优点： 测试时间较短； - 可以在系统下做高速测试； 可以经由特殊的寄存器来做两种模式的测试。 缺点： 测试寄存器较大； 将测试寄存器合并成一个资料路径比合并成一个扫描路径还容易影响到系统 功能； - 在大部分的例子中，t e s t p e r c l c o k 的b i s t 控制器的硬件面积通常比t e s t p e r - s t a l l 的b i s t 控制器大。 2 、t e s t p e r - s c a n 模式 所谓t e s t - p e r - s c a n 的运作方式，就是将一个电路里的全部或部分寄存器串联起 来，形成一条扫描链( s c a n c h a i n ) ，然后将测试序列在每个周期移入一个值，直到 测试向量填满整个扫描路径为止。再经过一个周期后，将待测电路的测试结果传 到扫描链里，最后移出做压缩分析。这种架构使用两种模式的寄存器，分别如下 所示： ( 1 ) 移位模式( s h i f tm o d e ) 在此种模式下，可以藉由移进方式来改变寄存器的状态或者将寄存器的状态 移出去做比较分析。 ( 2 ) 撷取模式( c a p t u r em o d e ) 在此种模式下，将待测电路所测得的结果撷取到扫描路径里。 移位擐取筷式 图2 3t e s t - p e r - s c a n 的架构图 第二章内建自测试( b i s t ) 的研究及发展 接下来，将说明这种测试方法的架构，以及如何利用这两种模式来达到 t e s t p p e r - s c a n 的运作。如图2 3 所示，经由以下三个阶段来测试此电路： a 、首先，利用测试向量产生器在每个周期传入一位到扫描路径里，直到填满此 扫描路径为止。 b 、然后进入撷取模式，先将测试向量传给待测电路作测试，再将待测电路所得 到的结果载入到扫描路径里。 c 、最后将测试结果移出扫描路径作压缩分析，同时将下一个测试向量移入。 由以上所述的架构以及测试的步骤，可以看出此方法的优缺点如下： 优点： - 此种设计方法很容易运用在任何商业性的设计流程中： - 此种硬件架构对系统功能的影响较小； 控制硬件设计也较为简单； 这种方法可以很容易地扩充部分的扫描设计和多重扫描路径设计，如s t u m p s 架构即为一个多重扫描路径设计。 缺点t 需要花较多的时间来产生测试向量： 没有办法做两种模式的测试； 没有办法以系统速度来做测试。 2 4 线性反馈移位寄存器在b i s t 中的应用 线性反馈移位寄存器是由d 触发器和异或门组成的，广泛地应用于内建自测试 架构，换句话说，大部分的内建自测试都是以线性反馈移位寄存器为基础，然后 再加以少许的修改所组成的。这是因为l f s r 结构简单规律，硬件面积小，可以做 输出反应分析，并且可以产生完整的或伪随机的测试向量。 ( a ) e x t e r n a lx o rl f s r i n t e m a lx o rl f s r 图2 4 不同类型l f s r 的差别 内建自测试技术中( 伪) 穷举和伪随机测试模式是最常用的，而产生( 伪) 1 4 基于嵌入式d l l 的b i s t 设计 穷举和伪随机测试向量最通用的方法是使用l f s r 。最简单的测试向量产生器就是 由线性反馈移位寄存器来组成的，当时钟信号改变时，线性反馈移位寄存器内d 触 发器的值就会改变，此时，就可以将这些会一直改变的值当成测试向量，送给电 路做测试。 线性反馈移位寄存器的基本结构可以分为两类，分别是e x t e r n a lx o r 线性反馈 移位寄存器和i n t e r n a lx o r 线性反馈移位寄存器，如图2 4 所示。这两种线性反馈移 位寄存器的主要差别在于e x t e r n a lx o r 线性反馈移位寄存器的异或门是放在电路 的反馈路径上，而i n t e r n a lx o r 的线性反馈移位寄存器的异或门则是放在两个触发 器之间。这两种不同结构的线性反馈移位寄存器所产生出的测试向量也不一样， e x t e r n a lx o r 线性反馈移位寄存器所产生的测试向量有下列特性：每个向量与下个 向量之间的关系，是向量中的位分别往右移了一位。而i n t e r n a lx o r 的线性反馈移 位寄存器由于异或门是在寄存器之间，所以产生的测试向量看起来比e x t e r n a lx o r 线性反馈移位寄存器有更随机的特性。 2 5 1 响应压缩技术分类 2 5b i s t 的响应分析 测试响应分析的传统方法是把正确的响应储存在r o m 中，但存储所有测试的 正确响应需要占据很大的存储空间，是不现实的。因此，最简单方法是采用两个 完全一致的电路，假设一个电路是正确的，通过比较两个电路输出的测试响应结 果来断定电路是否有故障。但是通常很难找到一个正确并且结构完全一致的电路， 所以为了减少响应数据正确值的存储空间、简化数据分析，常常对测试响应数据 进行压缩。 压缩是指，把很长的响应序列压缩成单个向量，这个向量称为特征值。这样 响应序列就可以转化为经过一个1 1 ：l 的响应压缩得到的特征值，然后再通过特征值 的比较分析来确定被测电路中有无故障。这个过程就称为响应压缩分析( s i g n a t u r e a n a l y s i s ，s a ) 嘲，它可以使存储的数据量大大减少，相应的硬件开销和时间开销均 得到降低。依据响应的压缩方式，压缩技术可以分为以下几类： l 、特征分析： 特征分析使用l f s r 来压缩响应成为一个单字的特征。由于这种方法简单并且 故障检测性好，因而这种响应分析方法被广泛使用。 2 、“l ”计数： 这种方法通过对测试响应序列中“1 ”数目的计数来确定电路的正确性。这是一 种非常简单的压缩方式，只需要一个简单的计数器来实现目的。并且所加载的测 第二章内建自测试( b i s t ) 的研究及发展 1 5 试矢量的顺序可以随意改变。 3 、跳变计数： 这种方法通过累计测试响应序列中跳变的数目来确定电路的正确性。此方法 除了不允许输入测试矢量改变顺序外，其它是与“l ”计数的方法一样的。 4 、综合症状测试： 这种方法通过计算测试响应中“1 ”的概率来确定电路的正确性。这与“l ”计数的 方法非常相似。对测试响应分析方法的选择要求考虑混淆( a l i a s ) 的发生概率和硬件 开销。所谓混淆概率，就是错误响应被压缩成无故障响应的概率。 2 5 2 特征分析法的结构形式 采用n 阶线性反馈移位寄存器特征分析法，丢失信息的概率仅为l 2 e x ，由于 线性反馈移位寄存器结构非常容易实现，所以特征分析法是最常用的输出响应分 析法。响应压缩分析原理如图2 5 所示。通常将响应序列馈送到一个l f s r ( 或 m i s r ，m u l t i p l ei n p u ts i g n a t u r er e g i s t e r 多输入特征寄存器) ，得到与l f s r 长度相 同的紧缩向量，该向量即为特征值。这种方法具有较好的故障检测率，错误混淆 率很低。 正确不正确 图2 5 响应压缩分析原理 特征分析法是基于循环冗余校验概念的压缩技术，它的基本原理就是用一个 已知的二进制数p 去除一个被校验的二进制数m 以所得的余数( 或低位商) 即称特 征。运算中的除法为不考虑借位的模2 除法，即异或运算。特征分析技术具有很多 优点，如它的检错率相当高，并且由于特征分析是被测电路在线运行情况下进行 的，测试操作与被测电路系统时钟同步，因此可以检测那些在系统运行时才能出 现的错误。 常见的结构形式包括：其一，串行特征分析器s s a ( s i n g l e i n p u ts i g n a t u r e a n a l y z e r s ) 。图2 6 所示为外异或式串行特征分析器的构造图，其中常数c o ，c l ， c ，值为0 或l 。c j 1 则反馈支路连通，c i - - o n 反馈支路断开，i = 0 ，l ，2 ，r 。 为保证反馈的非退化性，c o 、c ，应为l 。 1 6 基于嵌入式d l l 的b i s t 设计 m ( 商) 图2 6 外异或式串行特征分析器构造图 由于特征分析器中包含的信息只有有限的位数，因此不可避免的会产生错误 漏检情况。设s ) 是m ( x ) 经特征多项式为p ( x ) 的串行特征分析器压缩后得到