实验三Virtuoso版图设计.doc

实验三 Virtuoso版图设计一、实验目的1、熟练掌握Virtuoso工具； 2、利用Virtuoso工具进行倒相器的版图设计及DRC、ERC、LVS检查。二、实验步骤1、在终端提示符下，键入icfb&，启动Cadence软件。2、在弹出的library manager窗口中建立一个新的库，如图3-1和3-2所示。图3-1 Library Manager中新建库文件图3-2 Library Manager中新建库文件输入完库文件名之后，在Technology Library中选择Attach to existing tech library，在弹出的库连接中选择AMI 0.6 C5N(3M，2P)工艺库。3、在library manager窗口中先选择刚才新建立的库，再在菜单文件选项中选择新建Cell View，如图3-3所示。图3-3 Library Manager中新建Cell View文件在图3-4 新建Cell View打开的窗口中输入Cell Name，并选择Tool为Virtuoso。图3-4 新建Cell View打开窗口中输入Cell Name4、点击OK之后，弹出Virtuoso窗口，如图3-5。如果弹出的Virtuoso窗口左面没有LSW菜单，把Virtuoso窗口关闭，从新回到Library Manager窗口中，如图3-6所示，选择自己所建的库，再在右面的Cell中选中刚才所建的Cell，View选中Layout，在Layout上点击右键选择Attach to existing tech library，在弹出的库连接中选择第二个工艺库，再双击View中的Layout，打开Virtuoso窗口。图3-5 Virtuoso editing窗口图3-6 Library Manager窗口版图视窗打开后，掩模版图窗口显现。视窗由三部分组成：Icon menu、menu banner、status banner。Icon menu (图标菜单)缺省时位于版图图框的左边，列出了一些最常用的命令的图标,要查看图标所代表的指令，只需要将鼠标滑动到想要查看的图标上，图标下方即会显示出相应的指令。menu banner(菜单栏),包含了编辑版图所需要的各项指令，并按相应的类别分组。几个常用的指令列举如下：Zoom In -放大 Zoom out by 2- 缩小2倍Save -保存编辑Delete - 删除编辑Undo -取消编辑Redo -恢复编辑 Move -移动Stretch - 伸缩Rectangle -编辑矩形图形Polygon - 编辑多边形图形Path - 编辑布线路径Copy -复制编辑 status banner(状态显示栏)，位于menu banner的上方，显示的是坐标、当前编辑指令等状态信息。在版图视窗外的左侧还有一个层选择窗口(Layer and Selection Window：LSW)。LSW视图的功能：(1)可选择所编辑图形所在的层；(2)可选择哪些层可供编辑；(3)可选择哪些层可以看到。 以下对绘制我们这个版图所需的最少版图层次做简单介绍。层次名称说明NwellN阱Active有源区PselectP型注入掩膜NselectN型注入掩膜Cc引线孔，连接金属与多晶硅/有源区Metal1第一层金属，用于水平布线，如电源和地Via通孔，连接metal1和metal2Metal2第二层金属，用于垂直布线Text标签Poly多晶硅，做mos的栅5、画pmos的版图(1)画出有源区在LSW中，点击active(dg)，注意这时LSW顶部显示active字样，说明active层为当前所选层次。然后点击icon menu中的rectangle icon，在vituoso editing窗口中画一个宽为3.6u，长为6u的矩形。这里我们为了定标，必须得用到标尺。点击ruler即可得到，清除标尺点击misc/clear ruler。如果你在绘制时出错，点击需要去除的部分，然后点击delete icon。(2)画栅在LSW中，点击poly(dg)，画矩形。与有源区的位置关系如下图3-7：图3-7 画出有源区和栅(3)画整个pmos为了表明我们画的是pmos管，我们必须在刚才图形的基础上添加一个pselect层，这一层将覆盖整个有源区0.6u。接着，我们还要在整个管子外围画上nwell，它覆盖有源区1.8u。如下图3-8所示：图3-8 画出整个pmos(4)衬底连接pmos的衬底(nwell)必须连接到vdd。首先，画一个1.2u乘1.2u的active矩形；然后在这个矩形的边上包围一层nselect层(覆盖active0.6u)。最后将nwell的矩形拉长，完成后如下图3-9所示：图3-9 衬底连接这样一个pmos的版图就大致完成了。接着我们要给这个管子布线。(5)布线pmos管必须连接到输入信号源和电源上，因此我们必须在原图基础上布金属线。首先我们要完成有源区(源区和漏区)的连接。在源区和漏区上用contact(dg)层分别画三个矩形，尺寸为0.6乘0.6。注意：contact间距为1.5u。用metal1(dg)层画两个矩形，他们分别覆盖源区和漏区上的contact，覆盖长度为0.3u。为完成衬底连接，我们必须在衬底的有源区中间添加一个contact。这个contact每边都被active覆盖0.3u。画用于电源的金属连线，宽度为3u。将其放置在pmos版图的最上方。布线完毕后的版图如下图3-10所示：图3-10 pmos版图通过以上步骤我们完成了pmos的版图绘制。接下来我们将绘制出nmos的版图。6、画nmos的版图绘制nmos管的步骤同pmos管基本相同。无非是某些参数变化一下。下面给出nmos管的图形及一些参数，具体绘制步骤就不再赘述。图3-11为nmos版图。图3-11 nmos版图7、完成整个倒相器的绘制及绘制输入、输出(1)以多晶硅为基准将两图对齐。然后，我们可以将任意一个版图的多晶硅延长和另外一个的多晶硅相交。(2)输入：为了与外部电路连接，我们需要用到metal2。但poly和metal2不能直接相连，因此我们必须得借助metal1完成连接。具体步骤是：在两mos管之间画一个0.6乘0.6的contact在这个contact上覆盖poly，过覆盖0.3u在这个contact的左边画一个0.6乘0.6的via，然后在其上覆盖metal2(dg)，过覆盖0.3u用metal1连接via和contact，过覆盖为0.3u从下图3-12中可以看得更清楚：图3-12 用metal1连接via和contact(3)输出：先将两版图右边的metal1连起来(任意延长一个的metal1，与另一个相交)，然后在其上放置一个via，接着在via上放置metal2。8、加入端口为了进行后面的版图提取，还要给版图文件标上端口，这是LVS的一个比较的开始点。在LSW窗口中，选中metal1（pn）层，（pn）指得是引脚（pin）；然后在Virtuoso环境菜单中选择Create-Pin，这时会出来一个窗口，如图3-13：填上端口的名称（Terminal Names 和Schematic中的名字一样）、模式（Mode，一般选rectangle）、输入输出类型（I/O Type）等，并选择端口的名称可以在版图中显示选项。填好后可以直接在版图中画上端口，往往有好几个端口，可以分别去画好。这些端口仅表示连接关系，并不生成加工用的掩模板，只要求与实际版图上铝线接触即可，也没有规则可言。图3-13 创建版图端口窗口至此，我们已经完成了整个非门的版图的绘制。在版图设计完成后，首先还需要对版图进行工艺设计规则的检查DRC。若有错误则必须重新进行布局布线直至完全符合工艺设计规则，然后再对电路原理图的网表与所设计的版图提取的网表进行对比，即LVS检查。有错误必须重新布局布线，并进行DRC、LVS检查，直至没有错误为止。最后一步必须对带有寄生参数的版图网表进行仿真，以判断所设计的版图的性能是否满足设计指标要求，如不满足则必须重新布局布线，直至所设计的版图符合要求后，再进行流片。9、DRC版图设计规则检查在绘制版图时，每画完一个单元时进行一次DRC检查，及时修改不符合规则的部分，以减小总版图编辑好后进行集中修改的工作量，也避免了集中修改时不容易解决的问题。DRC具体操作过程为：(1)在Virtuoso版图编辑窗口中执行VerifyDRC命令，出现如图3-14所示的DRC设置窗口，填写完成后点击OK。图3-14 设计规则检查设置窗口(2)Cadence软件运行DRC程序，检查结果在CIW窗口中显示出来，如图3-15所示。图3-15 DRC检查结果显示窗口察看结果，如有与设计规则不相符的地方，依据给定的设计规则对版图进行修改，再次运行DRC检查，直到没有错误为止。10、ERC电气规则检查除了DRC外，还有版图的电气规则检查ERC。ERC检查前需在版图中将各有关节点做出定义，如将电源、接地点、输入端、输出端分别给出“节点名”。ERC检查的具体操作入下：(1)版图参数的提取。在进行ERC检查前，首先应从设计的版图中获得各种电学连接关系及寄生电容参数。在版图编辑窗口中执行VerifyExtract命令，将弹出参数提取设计窗口，如图3-16所示。图3-16 参数提取设置窗口为了能够将提取出的参数用于下一步的后仿真，必须将参数设置开关左边的参数设定为Extract_parasitic_caps。完成设置后，点击OK就可以进行参数提取了。Cadence软件参数提取程序的优点在于它不仅能够提取版图的所有电学连接关系和各种分布参数，如果版图设计正确，它还能够自动识别其中的NMOS和PMOS。版图参数提取过程中的各种信息在CIW窗口中显示。(2)下面进行ERC检查，其检查信息在CIW窗口中显示出来。ERC检查的主要错误有：t节点开路。因为同一个节点名指该节点在电学上是连接在一起的。故一个节点只能有一个节点名。如果在ERC检查后，发现版图中有多个相同的节点名，则说明该节点有开路现象。t短路。不同的节点名代表电路中不同的的互不相连的节点。如果在检查后，在同一节点出现多个相同的节点，则说明该节点处于短路状态。t接触孔浮孔。如果有关的接触孔与金属层并未覆盖，即出现无接触孔。t特定区域未接触。这些往往是被忽略但又必须加以接触的区域，如P阱或N阱未分别接地或电源；N型衬底或P型衬底未分别接电源或地。t不合理的元器件节点数。若源、漏极的连接点数缺损，说明存在短接现象；或者某一节点与输入MOS管的漏极连接数过多，说明该节点的扇出数过重。在Virtuoso版图编辑窗口中执行VerifyERC命令，出现如图3-17所示的ERC设置窗口，填写完Run Directory Name、Library Name、Cell Name、View Name后点击OK。图3-17 ERC设置窗口11、LVS电路网表一致性检查LVS从版图提取的电路与原电路相比较，其方法通常是将两者的网表进行对比。(1)作为电特性检验基础，利用这些参数将版图还原成电路图，并与原始电路图比较，严格地查找错误，并及时修改。(2)将提取的器件及连接关系和寄生参量等作为电路仿真的输入数据，再次进行电路仿真，估计寄生参量对电路性能的影响。在Virtuoso版图编辑窗口中执行VerifyLVS命令，出现如图3-18所示的LVS设置窗口，填好规则文件的库和文件名，要进行LVS的两个网表。（其实在LVS中比较的是两个网表，一个是schematic中，另一个是extracted，所以两个schematic文件也可以比较，只是一般没这个必要）设置完以后单击RUN，片刻后就回弹出一个窗口表示LVS完成或者失败。失败时可以在上面的菜单中单击Info看运行的信息再进行处理。LVS完成后，可以在上面的弹出菜单中单击Output，这时会弹出LVS的结果。当然，LVS完成并不是说LVS通过了，可能会有很多地方不匹配。这时要查看错误可以在LVS窗口中单击Error Display。即可在Extracted和Schematic中查看错误。图3-18 LVS设置窗口LVS错误定位的方法是：在LVS错误显示窗口选择Auto-Zoom选项，在Display组中首先按下First按钮，在参数提取生成的版图图案中将以高亮度形式显示错误的位置，接着按下Next按钮，会以高亮度的形式顺序定位版图中的错误位置。为了减小对比工作量，应增大对比的单元结构，根据比较的结果对版图进行修改，直到比较结果完全一致为止。12、生成CIF格式的版图文件为了使版图设计文件能够在不同的集成电路生产厂家之间进行交换，需要有一种标准的版图数据格式，目前广泛实用的是由加州理工学院开发的，称为加州理工学院中间格式(CIF)的标准版图数据格式。为了使所有的设计能够交给MOSIS进行流片生产，需将其从Cadence格式转换成符合MOSIS生产的CIF格式。在Cadence环境下的CIW窗口中执行ToolsPhysicalCIF Out命令，弹出一个对话设置框。在该框中需要提供如下信息：(1)运行目录(Run Directory)：在该目录中保存生成的CIF格式的版图文件。(2)用户工作库文件名(Library Name)：在该工作库中存有将要进行格式转换的版图设计文件。(3)顶层设计单元名(Top Cell Name)：由于复杂设计可能是层次化的，在进行格式转换时需要提供顶层设计单元的名称，由它引出其余的的各个设计层次。(4)输出文件名(Output Files Name)：格式为filename.cif。(5)比例因子(Scale UU/DBU)