实验十三自适应差值脉冲编码调制.doc

实验十三 自适应差值脉冲编码调制(ADPCM)系统实验一、 实验目的 1加深对自适应差值脉冲编码调制(ADPCM)工作原理的理解2了解大规模集成电路MC14550的电路组成及工作过程3了解利用编写程序对其芯片MC145540的控制与输出处理过程 二、预习要求认真预习数字通信原理中有关PCM编解码原理与自适应差值脉冲编码调制(ADPCM)的原理及其算法等有关章节和其它相关内容。三、实验仪器仪表及所用芯片简介 （一）实验仪器仪表15、5双路直流稳压电源 一台 2二踪示波器一台 3信号发生器 一台 4三用表一块5数字通信号与信号处理实验系统实验箱 一台 6失真度仪一台（二）所用芯片简介MC145540自适应差值脉冲编码调制（ADPCM、CODEC）编译码器。典型参数：PW=65Mw,当工作电压在3V5V时,温度范围从4085,具有降功耗能。见实验工作原理中的介绍。外引线排列图见右图所示。本实验所用集成电路芯片有：74F04,TL084,MC145540,其中前两种已介绍过了。下面列出MC145540专用集成电路芯片的管脚排列。 四、实验电路工作原理在数字通信系统传送与处理过程中,发送、接收、处理的信息是二进制数码,因而它与模拟通信相比,具有抗干扰性强(可中继再生,防止噪声积累)、便于加密、适于处理与集成化,可靠性好及能构成综合业务数字网络等特点,基于这些优点,使得数字通信业已成为现代通信技术发展的重要方向。对于电话数字通信,需要对话音进行编码与解码,即进行AD、DA变换。将模拟话转为数字话,话音编码方法很多,常用的有脉冲编码调制(PCM)Pulse Code Modulation),增量调制(DM或MDelta Modulation),线性预测编码(LPCLinear Predictive coding)及它们的改进方法：差值脉冲编码调制(DPCM),自适应差值脉冲编码调制(ADPCM)与自适应增量调制(ADM)等。其中除LPC为参数编码外,其它均为波形编码。在分析ADPCM(Adaptive Differential Pulse Code Modulation)工作原理之前,必须搞清楚PCM的工作原理才能进行分析,关于PCM编译码的原理及其工作过程请参见原理教材与本实验教材的实验四,这里不再重复讲述。目前,脉冲编码调制(PCM)的数字通信系统已经在大容量数字微波、光纤通信系统以及市话网局间中继传输系统中获的广泛的应用。但是,由于目前世界各国的数字通信网正在得到讯速发展,现有的PCM编码必须采用64kbit/a的A律或u律对数压扩的方法,才能符和长途电话传输语音的质量指标,这样其占用频带要比模拟单边带通系统宽很多倍。因此,在拥有相同频带宽度的传输系统中,PCM能传送的电话路数要比模拟单边带通信方式传送的电话路数少得多。这样,对于费用昂贵的长途大容量传输系统,尤其是对于卫星通信系统,采用PCM数字通信方式的经济性能很难和模拟通信相比拟。至于在超短波波波段的移动通信网中,由于其频带有限(每路电话必须小于25KHZ),64kbit/sPCM更难于获得应用。因此,人们一直致力于研究压缩数字话语音占用频带的工作,也就是努力在相同质量指标的条件下,降低数字化语音数码率,以提高数字通信系统的频带利用率。近些年来,人们在不断改进PCM、DM的性能,陆续开发出多种新编码形式,从而达到改善话音质量和降低数码率的目的。常见的有差值脉冲编码调制(DPCM)与自适应差值PCM(ADPCM),及增量总和调制(),连续可变斜率增量调制(CVSD)与自适应增量调制(ADM)。采用这些方法一般在保证相同音质下,可使PCM的数码率从64kb/s降到32或16kb/s；使DM的数码率从32kb/s降到16或8kb/s。差值PCM(DPCM)和自适应差值PCM(ADPCM)是在PCM基础上改进的新型数字话方法,它在实现上采用预测技术减少量化编码器输入信号多余度,将差值信号编码以提高效率、降低编码信号速率,它广泛应用于语音和图像信号数字话。CCITT近几年确定了64kb/s32kb/s变换体制,将标准的PCM码变换为32kb/sADPCM码,传输后在恢复为64kb/sPCM信号,从而使64kb/s数字话压缩率一倍,使传输信道的容量扩大一倍。通常,人们把低于64kbit/s数码率的语音编码方法称为语音压缩编码技术,语音压缩编码方法很多,如有关分脉码调制(DPCM),子带编码(SBC),变换或编码(ATC),多脉冲激励线性预测编码(MPLPC),参加或波形失量编码(VQ),随机码激励统计编码(CELP)等等。多年来大量的研究表明,自适应差分脉码调制(ADPCM)是语言压缩编码中复杂度较低的一种方法。它能在32kbit/s数码率上达到符合64kbit/s数码率的语音质量要求,也就是符合长途电话的质量要求。（一）ADPCM基本原理ADPCM是在差分脉码调制DPCM基础上逐步发展起来的。ADPCM与DPCM之间的主要区别在于：ADPCM中的量化器与预测器均采用自适应方式,既量化器与预测器的参数能根据输入信号的统计特性自适应于最佳或接近于最佳参数状态。尽管采用固定参数量化器与自适应预测器的语音编码系统也称为ADPCM,但是,本次实验系统中使用ADPCM的大规模集成电路专用芯片MC145540,其量化器与预测器均为自适应方式。当以高于奈奎斯特速率对话音或视频信号抽样时,在前后样值间可以看到有明显的相关性,将这些相关样值按通常PCM系统方式加以编码时会使得编码信号含有多余信号。如在编码前将这种多余信息去掉,则可得到效率较高的编码信号。为此,可先利用信号x(nTs)的相关性对未来样值进行线性预测,预测器通常为抽头延时滤波器(即FIR滤波器),如图131所示。 图131 线性预测器的构成 线性预测器的预测值为 其中ai为预测系数,在DPCM中为常数；在ADPCM中为自适应变量。N为预测阶数。可以根据预测误差能量最小的准则求出预测系数ai。这样,PCM编码器改对差值信号e(nTs)=x(nTs)(nTs)进量化和编码,以达到DPCM或ADPCM编码的目的。以上就是简要介绍了ADPCM的基本原理,关于它的详细工作原理及其数学推导请见有关ADPCM方面的教材。下面介绍本实验系统使用的专用ADPCM大规模集成电路芯片MC145540(二)ADPCM专用芯片MC145540介绍 1. 逻辑图 见图132所示 2管脚功能简介第1引脚(TGransmit Gain)：发送增量控制。由第2引脚（TI-）和第3引脚（TI+）输入的音频模拟信号经输入运放后从该端输出。该端实质上是发送滤波器的输入端。这是设定运算放大器发送增益的输出和输入到发送带通滤波器。此运算放大器能驱动2K负载到VAG引脚。当TI_和TI+连到VDD时,TG运算放大器掉电,TG引脚变成高阻抗,输入到发送放大器。此引脚上的所有信号以VAG引脚为基准。当器件是在模拟掉电方式下时,此引脚是高阻抗。此运算放大器由VDD引脚加电。第2引脚(TI_Transmit Analog Inverting Input)：模拟运算放大器反相输入端。音频模拟信号通过该端进入模拟运放。这是发送增益设定运算放大器的反相输入。增益设定电阻通常从此引脚连到TG和从此引脚到模拟信号源。TI+和TI_引脚的工模范围从10V到V。连接此引脚和TI+(引脚3)到VDD将置此放大器的输出(TG)于高阻抗状态,这样,允许TG引脚作为发送滤波器的高阻抗输入。第3引脚(TI+Transmit Analog Input)：模拟运算放大器反相输入端。该端一般与第引脚相接,由第四引脚提供一个2.4V电频输入。这是发送增量益设定运算放大器的同相输入。对于输入增益设定运算放大器,此引脚调节差分到单端电路。允许输入信号以VSS引脚为基准,使电频移向VAG引脚,噪声最小。对于反相放大器结构,如果输入信号准备以VAG引脚为基准,则此引脚可连到VAG引脚。TI+和TI_引脚的共模范围是1.0V到VDD 2V。连接此脚和TI_(引脚2)到VDD将置此放大器的输出(TG)于高阻抗态,这样,允许TG引脚作为高阻抗输入到发送滤波器。第4引脚(VAGAnalog Ground Qutput)：模拟对地输出端,该端能提供一个输出2.4V电压,输出给第3引脚。该端必须在和地之间接入一个去耦电容,电容量在0.01uf0.1uf之间。此输出提供中电源模拟地调整到2.4V。器件内部所有模拟信号都以此引脚为基准。此引脚应用使用0.010.1uf陶瓷电容器祛耦到VSS。如果音频信号处理基准为VSS,则要特别小心利用以防止VSS和VAG引脚之间的噪生。当在模拟掉电方式下VAG引脚变为高阻抗。第5引脚(ROReceive Analog Output)：接收模拟信号输出端。ADPCM信号经过变换处理后的模拟音频信号从该端输出。这来自数/模变换器的接收平滑滤波器的同相输出。此输出能趋动2K负载到1.575V峰值,基准为VAG引脚。此引脚可以是以VAG引脚或通过BR2(b7)为VEXT的一半电压两者之一为直流基准。除了它启动作模拟信号输出外,此引脚是高阻抗。当器件是在模拟掉电方式下时,此引脚是高阻抗。第6引脚(AXO_Auxlliary Audio Power Inverting Output)：音频信号反相输出端。该端与第7引脚一起可把音频信号平衡输出。这是辅助功率输出驱动器的反相输出。此辅助功率驱动器能差动地驱动300负载。此功率放大器从VEXT得电,其输出能摆动到VSS和VEXT的0.5V以内。此引脚可以是以VAG引脚或经BR2(b7)的VEXT的一半电压两者之一为直流基准。此引脚在电下为高阻抗。除了当它为模拟信号输出而启动外,此引脚是高阻抗。第7引脚(AXO+Auxlliary Audio Power Output)：音频信号同相输出,功能同AXO_。这是辅助功率输出驱动器的同相输出。输助功率驱动器能差动地驱动300负载。此功率放大器从VEXT得电,其输出能摆动VSS和VEXT的0.5以内。此引脚可以是以VAG引脚或BR2(b7)的VEXT的一半电压两者之一为直流基准。此脚在掉电下为高阻抗。除了当它为模拟信号输出而起动外,此引脚为高阻抗。第8引脚(VDSPDigital Signal Processor Power Supply Qutput)：数字信号处理单元电压输出端。该端是指向该芯片内的数字信号处理单元电路提供稳定的输出电压。电压为。但是它不能向外不负载电路供电。该引脚与地之间应接上一个去耦电容。电容值在.1uf。此引脚连到在片VDSP电压调整器的输出,供给DSP电路和ADPCM编码解码器的其它数字单元的正电压。此引脚应该用0.1uf陶瓷电容祛耦到VSS。此引脚不能用来对外部负载加电,当掉电以维持存储时此引脚内部连到VEXT。此电源输入引脚必须在2.70和5.25V之间,在内部它连到VDSP电压调整器的输入,5V调整充电泵、全部数字I/0,包括串行控制端口和ADPCM串行数据端口。此引脚也连到模拟输出驱动器(P0+、P0_、AXO+和AXO_)此引脚应用0.1uf陶瓷电容器祛耦到VSS,当器件掉电时,此引脚内部连到VDD和VDSP引脚。第10引脚(PIPower Amplifier Input)：音频功率信号放大输入端。该芯片必须与第5引脚或第6、7引脚的输出音频功率信号之间反馈接入到该端。从第11引脚输出音频功率信号。同时,该端内运放的放大增益由芯片内部的16个字节的可编程序的RAMBR2(b7)控制,后面还将要介绍芯片内的16个字节的RAM存贮器的功能。这是到P0_放大器的同相输入,到P0_放大器的同相输入可以VAG引脚或经BR2(b7)的VEXT的一半电压两者之一为直流基准。PI和PC_引脚在反相运算放大器中的外部电阻一起作用,以设置P0+和P0_推挽功率放大器输出的增益。连接PI到VDD将引起掉电,这些放大器和P0+、P0_输出将是高阻抗。第11引脚(P0_Power Amplifier Inverting Output)：音频功率信号放大反相输出端。经过音频功率放大器放大后的信号反相从该端输出。同样由BR2(b7)控制增益大小。这是反相功率放大器输出,用来提供反馈信号给PI引脚,以设置推挽功能放大器输出的增益。此功率放大器从VEXT得电。其输出能摆动到VSS和VEXT的0.5V以内,这在设定此放大器的增益时应注意。此引脚能驱动300负载到和电源电压无关的P0+。P0+和P0_的输出是差动的(推挽的)并能驱动300负载到3.15V值。当VEXT使用额定5V电源时它是6.3V峰一峰值。此引脚的偏压和信号基准可以是VAG引脚或经BR2(b7)的VEXT一半电压两者之一为直流基准。P0+和P0_之间必须是低阻抗负载。当器件为模拟掉电方式时,P0+和P0_之间必须是高阻抗。除了它对模拟信号输出始能时外,此引脚是高阻抗。第12引脚(P0+Powwer Amplifier Output)：音频功率信号放大同相输出端。功能同P0_。这是同相功率放大器输出,它是P0_上信号的反相变型。此功率放大器从从VEXT得电,其输出能摆动VSS和WEXT的0.5V以内。此引脚能驱动300负载到P0_。此引脚可以是以VAG引脚或经BR2(b7)的VEXT的一半的两者之一为直流基准。当器件在模拟掉电方式下时,此引脚为高阻抗,关于更多的信息见PI和P0_。除了当为模拟信号输出而启动外,此引脚是高阻抗。第13引脚(PDI RESET Power Down Input/Reset)：降功耗输入/复位输入。该端正常时应为高电平太态,当需要对该芯片进行复位重新工作时,必须送入“低电平”,由该电位的上升沿进行复位工作。在本实验系统中,有两种方式可进行复位,一种是传统方式,即硬件复位电路,另一种是软件进行复位。逻辑0加到此输入强制器件进入低功率耗方式。此引脚的上升沿引起电源恢复并强制ADPCM复位状态(在标准中规定)。第14引脚(SCP EN Control Port Enable Input)：串行控制口使能信号输入端。MC145540内部的数字信号处理单元必须要由外部CPU控制单元对其芯片内的16个字节的RAM进行编程控制,才能工作,否则,该芯片不工作,但SCPCLK端、SCP TX端和SCP RX一起操作,该端是使能信号输入端。本实验中由U301(8031)CPU的P1的P1.7,P1.6,P1.5,P1.4同时控制。其时序关系见图133所示。此引脚当保持低时,为控制的变换选择串行控制端口、状态信息以及进入MC145540的ADPCM编码解码器和从其输出的状太信息。对于总的16个SCPCLK信号周期,此引脚应保持低,适用的信息传送入MC145540 ADPCM 编码解码器或从其输出。SCPEN 和 SCPLK 之间的定时关系示于图133所示。第15引脚引脚(SCP CLKSerial Control Port Clock Input)：串行控制口时钟信号输入端。其主要功能同上,其时序关系见图133所示。到此器件的输入是用来控制进入SCP接口或从其出来的数据的传输速率。数据在SCPCLK的上升沿上从SCP RX进入MC145540 ADPCM编码解码器。数据在SCPCLK的下降沿在SCP TX上移出器件。SCPDLK可以是04。096MHZ的任何频率,当SCPEN变低,发生SCP事务处理。注意当SCPEN高时(即它可以连续或能在脉冲串方式下运行)SCPCLK被忽略。第16引脚(SCP TXSerial Contral Port Transmit Input)：串行控制口发送状态字输出端,它必须要和上面的时钟信号与使能信号一同工作,其时序关系见图133所示。SCP TX用来控制输出和来自MC14554 ADPCM编码解码器的状态信息。数据在SCPCLK的下降沿上移出SCP TX,第一个是最高有效位。第17引脚(SCP PXSerial Control Rort Receive Input)：串行控制口接处状态字输入端其功能同上,其时序关系见图133所示。SCP RX用来控制输入和到MC145540 ADPCM编码解码器的状态信息。数据在 SCPCLK的上升沿上移入器件。SCP RX当SCPEN为高或当数据正在移出SCP TX时,则SCP RX被忽略。第18引脚(FSTFrame Sync, Transmit)：ADPCM编码电路帧同步信号输入端,在这里是由十验十二中产生的8KHZ窄脉冲信号作为该端的帧同步信号输入到该端,其时序见图134所示。当在长帧同步或短帧同步方式中使用时,此引脚接收8KHZ时钟,在DT引脚处同步串行ADPCM数据的输出。第19引脚(BCLKTFrame Sync, Transmit)：ADPCM编码电路时钟信号输入端,在本实验中,时钟信号是256KHZ方波信号,是由本实验十二中产生的256KHZ时钟信号。其时序见图134所示。当在长帧同步或短帧同步方式中使用时此引脚接收645120KHZ的任何位时钟频率。第20引脚(DTData, Transmits)：ADPCM编码输出端。它与FST,BCLKT有着严格的相位关系的相位关系,见图134所示。此引脚由FST和BCLKT控制,并且除了正在输出数据外是高阻抗。第21引脚(SPCSignal Processor clock)：数字信号处理单元主时中输入端,该端可输入一个20.48MHZ或20.736MHZ时钟信号作该芯片的工作时钟在本实验中,是由晶振20.48MHZ振荡产生提供给该端。此输入要求20.48或20.736MHZ时钟信号用作DSP机械主时钟。器件内部分频此时钟经PCM编码解码器发生要求的256KHZ时钟。第22引脚(VSSNegative Power Supply)：接地端。第23、24引脚(CI,CI+Charge Pump Capacitor Pins)：在第23、24两引脚之间0.1uf的电容,可作降功耗用。本实验没用到，故不接任何元器件。这些是电容器连接到内部电压调整充电泵产生VDD电源电压。0.1uf电容应置于这些帧引脚之间。注意如果外部供给VDD,此电容应不在电路中。第25引脚(DRData, Receive)：ADPCM译码信号输入端。同DT,关于波形时序时见图134所示。要被解码的ADPCM数据加到此输入,工作和FSR及BCLKR同步,在串行格式下进入数据。第26引脚(BCLKRBit Clock, Receive)：译码电路时钟信号输入端,其内型同BCLKT,波形时序见图134所示。当用于长帧同步或短帧同步方式时,此引脚接收645120KHZ的任何位时钟频率。为了器件的模拟信号处理功能排序。第27引脚(FSRFrame Sync, Receive)：ADPCM译码电路帧同步信号输入端。其内型同FST,波信时序见图134所示。当用于长帧同步或同步方式时,此引脚接收8KHZ时钟,同步DR引脚处串行ADPCM数据的输入。在长帧同步或短帧同步方式中,FSR能对FST异步运行。第28引脚(VDDPositive Power Supply Inpat/Output)：电源输入端,接+5V。这是在片电压调整充电泵的正输出和到器件模拟部分的正电源输入。和通用的电源电压有关,此引脚能作用在以下两种不同的工作方式中的一种：1、当VEXT由已调整5V(5%)电源供给时,VDD是输入并且应外连到VEXT,充电泵电容C1不应使用,充电在BR(b2)中应禁用。在这种情况下,VEXT和VDD能共享同一陶瓷电容0.1uf祛耦到VSS。2、当VEXT由2.705.25V供给,例如应用电池加电时,应使用充电泵。在这种情况下,VDD是在片电压调整充电泵的输出并且必须不连到VEXT。VDD应祛耦VSS,使用1.0uf的陶瓷电容器。在这种方式下,此引脚不能用来对外部负载加电。当充电泵断开或器件掉电时,此引脚内连到VEXT引脚。下面对MC145540的主要功能作一介绍。一、ADPCM编码解调器器件说明MC145540是单信道u律和A律压缩扩展PCM编码解码器一滤波器和ADPCM编码器/解码器,工作在2.75.25V单电压电源上。MC145540 ADPCM编码器对于数字化和再构成话音符合CCITT G.7141,G.721,G.723,G.726和ANSI T1.301、T1.303的64、32、24和16kbps,这是一种完全的解决方法。此器件满足高质量、低功率、低数据速率话音传输和存储应用的需要,有28引脚塑料DIP和SOG封装。参见图132所示。MC145540的主功能块使用开关电容技术PCM编码解码器、滤波器、DSP基础ADPCM编码/解码器和电压调整充电泵。下面介绍ADPCM编码解调器的功能,及这些功能块的基本说明。1PCM编码解码器、滤波器框图说明PCM编码解码器、滤波器是用于数字化和在构造人类话音的器件。这些器件主要用于电话网开发,以促进话音交换和传输。一次话音被数字化,它可以被数字交换方法交换或长距离传输(T1,微波,光纤,人造地球卫星等)而没有衰退。编码解码器的名称来自用于数字化音的模/数变换器(ADC)的“编码器”和用于再生话音的数/模变换器(DAC)的“解码器”两者的字头而来。编码解码器是单个器件,同时做ADC和DAC变换。使数字化话音可懂要求对于约40db的动态范围的信号失真约30db。这可以由13比特的ADC和DAC达到,但在幅度大于40db低于峰值幅度时将远超过信号失真的要求。此特征是在采样数据位的耗损。数据缩减的两个方法是通过13比特线性压缩方案到8比特压缩扩展方案。这些压缩扩展方案接着分段或“折直线”格式作为符号位,三个弦位和四个阶梯位。对于已知统,全部16个阶梯有相同的电压加权。如模拟输入电压增加,四个阶梯为增量并进到三个弦位,它也增加,当弦位增加时,阶梯位电压加权加倍。在六比特(符号十弦十四个梯位)的有效解决方法是结果达42db动态范围(七弦在0上,由每弦6db)。有两个压缩扩展方案使用：u25律专在北美使用,A律专在欧洲使用。这些压缩扩展方案已为全世界所接收。在取样环境下,奈奎斯特理论表明正确取样连续信号,取样频率必须高于信号的最高频率分量的两倍。话音包含的能谱超过3KH2,但不损害理解度。为了降低正比于取样率的数字数据速率,采用8KHZ3的取样率和3KHZ以上的高频能量。电话线易造受50/60HZ电力线的耦合,在模拟数字变换器以前必须用高通滤波器将其从信号中衰减。数字一模拟变换处理有关于取样频率及其谐波带内信号调制的频谱图像的所期望内信号的台阶型式的再生。这些频谱图像称为混淆分量,而要衰减以得到所希望的信号,低通滤波器用衰减这些混淆分量,一般称为重构或平滑滤波器。MC145550 ADPCM编码解码器体现了此编码器功能,作为其主功能块。2ADPCM代码编换器框图说明自适应差分PCM(ADPCM)代码变换器用来减小数据速率要求,以传送PCM语音编码信号而保持话音的质量和可懂度。ADPCM代码变换器在u律和A律上使用64kbps数据流,此数据流表示为已经PCM编码解码器一滤波器数字话了的话音或话音频带数据信号。PCM到此代码变换器的ADPCM编码器部分具有线性预测数字滤波器类型,它试图根据PCM取样过去的历史预测下一个PCM取样,ADPCM到PCM解码器部分提供相同线性预测数字滤波器。预测值和真实PCM输入值之间的错误或差是从编码器到解码器作为ADPCM发送的信息。ADPCM字的特性包括量化等级(此确定每ADPCM字的位数),此字的实际意义是预测器输出值、误差信号的PCM字的过去的统计值的函数。术语“自适应”加到滤波器的传输函数的传输函数生成ADPCM自适应信号的统计表示。意思是当信道平稳时DPCM字“3”对于模拟信号不具有相同的决对误差电压加权,正象信到正在处理话音信号时那样。ADPCM到PCM解码器部分有互反滤波器函数,对合适的再生PCM取样中断ADPCM字。ADPCM算法的自适应特性使它分析和量化ADPCM代码序列的性能有困难。32kbps算法对话音和中等速度的调制解调器(4800波特)都优化。此优化包括算法支持300400Hz话音频带而信号对失真、增益对电频、空闲信道噪音和其它模拟传输性能都是最少率减,(此算法也经过对平均评价分数(MOS)的可行性试验并且当于64kbsPCM比较是执行的很好。标准会议对编码器和解码器规定乘16000字试验失量以检验兼容性。运行这些试验失量,器件必须初始化以重新设定器件的基准态。对此64kbpsPCM,ADPCM字在示波器显示上呈现随机位效率,不管音频信道是处理语言还是处理带标准位效率的典型PCM空闲信道。ADPCM算法不支持除了数字平静外的dc信号,这将在ADPCM信道中同时发生。全部数字处理在8位PCM压缩扩展字的13位线性化上玩成,该字是律或A律,这允许ADPCM信道以可懂的解码进入律PCM序列而不管其原始数字化是律还是A律。这将附加量化衰退,如果压缩扩展方案改变的话,因为ADPCM算法试图再生原始的13位线性码,其中包括了压缩扩展量化。3.充电泵充电泵是这样的功能块,MC145540工作电源电压低于2.7V时供模拟信号处理电路用。此模拟信号处理电路包括PCM编码解码器一滤波器功能,发送微调增益、接收微调增益、侧音增益控制和发送输入运算放大量。此电路没有多大电流消耗,但它对于VDD电源要求5V的额定电压。从电泵块是二倍稳压器,它发生二此电流供给电压加到VEXT电源引脚使电压范围从2.75.25V,并发生所要求的5V VDD电源。充电泵块如输入VEXT电源电压那样接收,同样以256KHz时钟排序模拟信号处理电路,并且排序从SCP块来的充电泵启动信号。它也使用电容器连到C1+C1_引脚,并用祛耦电容器连到VDD引脚。 4.串行控制端口(SCP)接口MC145540装备了工业标准串行控制端口(SCP)。SCP由外部控制器使用,例如M68HCO5系统微控制器和MC145540 ADPCM编码解码器通信。SCP是全双工四线接口用来通过到/来自编码解码器的控制和状态信息。SCP接口由发送输出、接收输入、数据时钟和启动信号等组成。这些器件分别称为SCPTX、SCP RX、SCPCLK和SCPEN。确定发送和接收方向的数据变化速率,在此变化产生时发生SCPEN信号。ADPCM编码解码器的运行和结构由MC145540内部的控制和状态寄存的状态来确定,然或监示这些控制和状态寄存器。控制和状态寄存器存在于十六个8位字节宽寄存器(BR0BR15)中。完整的寄存器图见表131所示。5.字节寄存器运行十六字节寄存器经四位字节地址寄存器寻址。(A3：A0)寻址地图133(a)和图133(b)所示,第二个8位运行转换数据字节(D7：D0),换句话说,这些寄存器能以单个16位运行,如图133(c)和133(d)中所示。二、功 能 说 明（一）、电源结构1模拟信号处理电源全部模拟信号处理由VDD引脚上5V加电。此电压可以直接加到VDD引脚或从VEXT引脚加电,由在片的5V可调整充电泵得到5V。VEXT引脚对此器件主要的正电源。对于非5V可调的应用,在片5V调整充电泵可以接通并需要C1。VDD需要一个1.0F祛耦电容以滤除充电泵的电压尖峰。这允许VEXT电源从容。2.75.25V。这一工作方式意思是人工维持应用,那里的电源是三个镍镉电池或三个干电池。在片5V调整充电泵是单级充电,有效地连续调整其发生的电压的总量,同时内部加此调整电压于VDD引脚。此5V电压由连接在VEXT电源引脚和电源接地引脚VSS间的外部0.1uF电容器(CI)导出。这使得CI上充电和2.7V一样多。然后充电泵电路连接CI的负导线到VEXT引脚,CI电压和VEXT上电压的和为5.4V最小电位电压。调节CI上充电电压可将电压调到5V。此限制器件上全部电压,对此IC的装配技术是安全电压。此充电泵电压储存在连在VDD和VSS的1uF电容器上,电容作电源滤波和储备容器。充电泵的时钟周期和模拟排序时钟一样是256KHZ,以解决最小化噪生问题。关于有调整5V(5%)电池的应用,VDD引脚和VEXT引脚连到5V电源。这些引脚在结构上共享一个退耦电容,如同电源对外部噪声作用一样,在片5V调整充电泵将关断在寄存器0上的SCP端口。外部电容器(CI)与这些应用无关。2数字信号处理电源此器件有在片串联型稳电压器,它限制数字信号处理(DSP)电路的电压约到3V。这减少电路的最小功率耗散。从VEXT电源引脚,DSP电路对于恒定时钟频率现示为以恒流负载替代电阻性(CV2/2)负载。此串连型稳压器设计有低的下降电压,当VEXT电压低于2.7V时仍允许DSP电路工作。此稳压器的输出用0.1uf祛耦电容接出到VDSP引脚。此稳压器不为设计器件任何外部负载加电。（二）、模拟接口和信号途经1发送模拟此器件的发送模拟部分包括低噪声、驱动2k负载的三端运算放大器。此运算放大器有TI+和TI_输入及其TG输出。此运算放大器意欲购成反相增益电路。如果发送运算放大器独自掉电的话,模拟信号可直接加到TG引脚,掉电可以由TI+和TI_连到VDD引脚来达到。当发送运算放大器掉电时,TG引脚变为高阻抗。TG引脚内部连到时间连续的三个极点反混淆滤波器。此预滤波器具体地为两极点Butterworth有源低通滤波器,继之以单个无源极点。此预滤波器紧随一单端到定时在512KHZ的差分变换器。所有予序列模拟处理应用全差分电路。差分变换器的输出继之以发送调谐增益级。此级意欲补偿外部元件例如微音器的增益差容。增益控制的总量是07db每步1db。此级仅适应正增益,因为输入运算放大器的输出最大信号电平对发送滤波器和ADC是同一,且应是器件下一个箝位电平的额定值。输入运算放大器的输出率减的任何要求意味着它过载了。增益经BR1(b2：b0)中SCP端口编程。下一部分是全差分、写极点开关电容低通滤波器有3.4KHz的截止频率。此滤波器之后是截止频率约为200KHz的3极点开关电容高通滤波器。此高通滤波器在dc有传输零点,以消除来自模拟输入或预滤波器级中累积运算放大器失调的任何dc进入,(此高通滤波器可以从SCP端口BR8(b4)的控制下的信号通路移去。)高通滤波器的最后级是自动加零取样和保持放大器。一个带隙电压基准发生器和数字一模拟变换器(DAC)共享发送和接收部分。自动取零、开关电容带隙基准发生精确的正的和负的基准电压,实际上和温度及电压无关。双加权电容阵列(CDAC)形成压缩扩展结构的弦,当电阻串(RDAC)在每个弦内实现线性阶梯时。编码过程应用DAC、电压基准和逐帧自动取零压缩扩展以实现连续近似模拟数字变换(ADC)算法。包含在数据变换(电压基准、RDAC、CDAC和压缩扩展器)中所有模拟电路用差分结构实现。ADC的非线性压缩扩展u滤传输曲线可由BR8(b5)变到8位线性的。ADC输入正常地连到发送滤波器部分的输出。也可能是为了电池电压监视可转换到测量VEXT引脚上的电压。这是经BR0(b4：b3)中I/0方式选择的。在此方式下,ADC被编程对VEXT上电压输出线性8位PCM,意欲在BR9(b7：b0)中读出。关于ADC输出的数据格式对符号位和七个大小位是“不必注意”的,ADC的定标在VEXT为6.3V等于满标(BINX1111111)。算法不支持DC信号。2发送数字器件的数字信号处理器（DSP）部分是通常设计、中断驱动、微代码优化实现ADPCM算法。在全双工语言方式中，DPS工作每帧(125秒)一个编码中断和一个解码中断。编码算法(即16kbps、24kbps或36kbps ADPCM、或64kbps(PCM)由FSF引脚上发送输出启动的长度决定。FST启动的长度在发送数据时钟(BCLKT)周期中测量,它告述器件使用的编码速率。和此请求相符的发送ADPCM字将在下一个帧期间被计算,并且在请求后总的两帧有效。此发送启动长度信息能由器件附加四帧延迟,和六帧总数相一致。此延迟的六帧允许器件对发送(编码)和接收(解码)用同一时钟定时,并且在应用时帧对准要求每六帧信令。注意到启动长度被延迟且不是实际ADPCM(PCM)取样字是重要的。FST启动长度的延迟总量在BR7(b5)中控制。如果FST启动在ADPCM字最后位期间BCLKT下降沿前变低,数字数据输出电路计数BCLKT周期,使在ADPCM数据字(2,3,4或8BCLKT周期)持续期减BCLKT周期的一半期间保持数据输出(DT引脚)为低阻抗。（三）、接收1接收数字此器件的接收部分在BCLKR和FSR引脚控制下,在DR引脚上接收串行ADPCM(PCM)字。FSR启动持续期在 BCLKR 周期内测量并通知器件选择解码算法(即 16kbps、24kbps或32kbps ADPCM或64kbpsPCM,DSP机应用于正在DR引脚上接收的字。此算法可在逐帧基础上变化。当ADPCM字已被接收并且等待解码进入的PCM字,DSP机接收中断。当器件工作于全双工通话方式时,DSP机执行每帧的解码和编码。DSP机解码ADPCM字按照CCITT G.726关于32kbps、24kbps和16kbps的规定进行。此解码包括CCITT/ANSI同步功能校正、除了使用接收数字增益时以外。接收数字增益在手机应用中,用户预先调节增益时以外。接收数字增益在手机应用中,用户预先调节增益控制,在那里能期望达12db的增益或12db的衰减,在改变u律或A律以前,接收数字增益是线性多重地在13位数据上完成,并经BR(b7：b0)中SCP端口编程,被解码的PCM字可经(b7：b0)SCP端口读出。2接收模拟信号处理接收模拟信号处理部分包括前面描述过的DAC、取样和保持放大器、调谐增益级、带sinX/X校正的5极点3400Hz开关电容低通滤波器和减低开关电容滤波器的平谱分量的2级点有源平滑滤波器(接收低通平滑滤波器对附加频谱分量可以移动,为了应用,使用在片音调发生器功能,将在下面说明。此低通滤波器实行sinX/X补偿。接收滤波器经SCP BR2(b4)从电路中移动)。输入到平滑滤波器的是输出接收调谐增益级。此级意欲补偿外部部件如手机接收器的增益容差。此级能衰减07db每部1db。因为DAC的额定信号电平应次于该器件电路的芯片电平并且任何正的增益都使输出过载,所以此级仅提供衰减。增益经SCP端口BR2(b2：b0)编程。2极点有源平滑滤波器的输出由输出R0引脚的放大器缓冲。输出能驱动2k负载到VAG引脚。3接收模拟输出驱动器和电源高电流模拟输出电路(P0+、P0_、PI、AXO+、AXO_)由VEXT电源引脚加电。对于此器件,由于 VEXT的宽范围的工作电压,此电路和RO引脚有VAG(2.4V)或VEXT/2的可编程基准点。应用中器件被推荐用5V加电,是此电路被编程到VAG的dc基准。这允许驱动高功率电话线路变压器接口和扬场器/振铃器的最大输出信号。对于应用电池加电,VAG引脚仍是2.4V,但接收模拟输出电路将从2.7V加电,为了优化输出功率,此电路应以电池的一半电压即VEXT/2为基准。RO引脚由VDD引脚加电,但其dc编程基准点和高电流模拟输出电路不同。此器件有两对功率放大器连成推挽结构,这些推挽功率驱动器对有类似的驱动能力,但电路结构不同,使用目的也不同。P0+和P0_驱动器意欲调节大范围的增益,用两个外部电阻器做精确,应用于如驱动电话线或手机接收器。PI引脚是反相输入到P0_功率放大器。同时输入内部连到作为RC输出的同一基准。这允许此放大器在带两个外电阻的反相增益电路中使用。P0+放大器有1增益,并且内连到P0_输出。此完全的功率放大器是一个增益可调的差动(推挽)放大器,当VEXT是5V是能驱动300负载到+12dbm。P0+和P0_功率放大器可以经连接PI引脚到VDD或在BR2(b5)中与芯片休息无关的掉电。另一对功率驱动器输出是AX0+和AX0_辅助输出。当VEXT是5V是这些推挽输出放大器想驱动振铃器或阻抗300的扬声器到+12dbm。AX0+和AX0_输出意在驱动不同的负载而不是VSS或VAG。AX0+和AX0_功率放大器可以经SCP端口中的BR2(b6)与芯片休息无关的掉电。（四）、侧音器件的测音功能允许从发送滤波器已控制的总量到输入到接收低通滤波器的DAC输出之和,测音分量有8.5db、10.5db、12.0db、13.5db、15.0db、18.0db、21.5db和70db的增益。测音功能有SCP端口BR1(b6：b4)控制。(五)、通用音调发生器 通用双音调发生器功能支持器件的发送侧和接收侧,当音调发生器正在使用时,DSP电路的解码器功能被禁止。音调发生器的输出使在接收模拟输出中接收数字增益功能的输入为有校。在手机应用中,这能用来发生DTMF、区别振铃或呼叫前进的反溃信号,在电话线路接口应用中,次音调发生器可用于线路上的信号。对于正在DT引脚上输出,输入到DSP机的解码器功能,音调发生器输出也有效。在手机应用中关于非网络信令,例如信息服务、应答机控制等,此功能有效。在无绳电话应用的网络接口一侧,此功能用于拨号反溃呼叫前进到手机。音调发生器功能由SCP端口BR4、BR5和BR7控制,当器件工件于64kbps方式,除了模拟环回在BR0(b5)启动外,音调发生器不工作。（六）、掉电和复位有两种方法置此器件全部进入低功率耗散方式,使器件无功能的和实质上的功率耗损。PDI/RESET为掉电输入和复位引脚,当它为低时,器件掉电。器件掉电的另一种方法是经SCP端口BRO上。BRO允许器的模拟部分或器件的数字部分各自掉电。当器件掉电时,VAG、TG、RO、RO+、RO_、AXO+、AXO_、DT和SCP TX输出都是高阻抗。芯片反回上电状态,PDI RESET必须为高,并且SPC时钟和FST或FSR帧同步脉冲必须呈现。ADPCM算法恢复到CCITT初始状态,接着恢复从低到高的逻辑状态转移。上电以后,致少两个FST脉冲之后DT输出维持在高阻抗。对于有充电泵作用的全双工话音编程,器件在复位后开始工作。（七）、信号处理1信号处理时钟(SCP)这是DSP电路排序时钟,此时钟可以和器件所有其它功能异步。20.48MHz或20.736MHz的时钟频率是所推荐的。此时钟也用来驱动数字缩相预计数器使以FST(8KHz)为基准,并且自动地决定合适的分频比,用来达到256KHz的内部排序时钟的要求,此排序时钟是全部模拟信号处理,包括模拟数字变换、数字模拟变换、发送滤波、接收滤波和器件以及冲电泵所要求的模拟增益功能。SCP时钟的模拟排序功能可以由器件再编程除去,使用BCLKR引脚,对于要求的256KHz模拟排序时钟如同直接输入。256KHz时钟施加在BCLKR是FST 8KHz时钟的整32倍,并且上升沿近似地和FST上沿对齐。此方式要求ADPCM发送和接收变换由BCLKT引脚控制。这是经SCP端口BRO(b7)中再编程的。2数字1 / 0MC145540对u律和A律可编程。PCM数据传输与所压缩扩展方案无关。表130为正和负零和全标量8位数据字格式,全标量是对双64kbps压缩括展方案的(见图134所示关于器件的5PCM数据接口方式的综合比较)。3长帧同步长帧同步时钟格式类型的一种工业名称,它控制ADPCM或PCM数据字的转换(见图134)。首先是PCM数据字转换同步化,其次是控制内部模拟数字和数字模拟变换。术语“同步”起源于到或离开复和串行PCM数据总线也称为PCM信息总线上的PCM数据字同步化的功能。术语“长“来源于对PCM数据时钟周期测量其帧同步持续期。当帧同步直接用作PCM数据输出驱动器启动时发生长帧同步定时。在发生同步的上升沿,发生使PCM输出变低阻抗并且在发送帧持续期时间内保持低阻抗。此器件的长帧同步的实现维持了工业的兼容性并为外时钟简单化、优化。PCM数据输出在FST引脚上升沿变为低阻抗,但数据的MSB由于发送数据时钟(BCLKT 引脚)和发送帧同步(FST 引脚)的逻辑和而同步出。这允许FST启动的上升沿或BCLKT数据时钟的上升沿为第一个。此实施包括PCM数据输出维持在低阻抗直到LSB的中间(对于 64kbpsPCM为七又二分之一时钟周期,对于32kbpsADPCM为三又二分之一时钟周期等)。这允许帧同步上沿近似地和PCM数据字转换开始处对准,但是对于PCM数据字转末尾做不到精确的定时要求。此预防公共总线上类似器件之间争用总线。当帧同步在连续两发送数据时钟下降沿维持高时,器件识别长帧同步时钟。在全双工话音方式中,DSP每帧(125us)工作一个编码中断和一个解码中断。编码算法(即16kbps,24kbps或是32kbpsADPCM或64kbpsPCM)由FST引脚上发送输出启动的长度决定。FST启动的长度在发送数据时钟周期(BLCKT)中测量,告知器件所使用编码速率。此启动长度信息被每帧编码起作用。在下帧期间发送ADPCM字符合此请求将被计算并在请求后总的两帧都有效。此发送启动长度信息能被器件附加四帧所延迟,和总六帧一致,延迟的六帧允许器件发送(编码)和接收(解码)以同一时钟同步,并且为了应用而要求第六帧的信令