数字设计实验报告.docx

数字设计实验报告一，实验目的1. 熟悉FPGA开发平台；2. 熟悉数字系统设计方法及流程； 3.掌握用HDL语言设计实现数字时钟。2、 实验内容 1.用HDL语言描述同步时序电路，设计一个包括时、分、秒的数字时钟； l 2.在7段数码管或显示时间； 3.通过按键调整数字时钟的时间。 4.通过开关设置，时分，和分秒；5. 通过开关和LED灯实现闹钟。三、 实验原理与设计 实验主要要有以下几个模块：(1) clk_div时钟分频模块：可以输入不同的频率，得到不同的分频频率。(2) button_deal按键抖消模块：本模块用于当有按键按下时，采用软件消抖的办法去除按键抖动。模块的实现方法是先判断是否有按键按下，如有按键按下则延时一段时间，待抖动过去之后再读行线状态，如果仍有低电平行线，则确定有按键按下，然后产生一个有按键按下的信号。虽然预期是这样，但实际在单片机上实现时，抖动没能消除成功。后来增长了等待时间，最终实现了消抖。 (3) counter_to_bcd counter 计时模块：数字时钟首先是秒位上按照系统时钟CLK进行计数，存储器内相应的秒值加1；若秒位的值达到60，则将其清零，并将相应的分位的值加1；若分值达到60，则清零分位，并将时位的值加1；若计数满 24后整个系统从 0开始重新进行计数。 (4) display binary_to_bcd digit_to_seg7 get_bcd_cout 显示模块 :静态数码管通过分频模块得到1Hz的频率信号，加载于时钟输入端，最后通过气短译码模块一码后在数码管上显示出来。 动态数码管的4个数码管分别由4个选通信号DIG0DIG3来选择。本系统的时钟是能够实现在同一时间内显示4个数码管上的时间值，这样就必须是的4个选通信号DIG0DIG3分别单独选通，同时在段信号输入口加上对应数据管上显示的数据，于是随着选通信号的扫描就能实现扫描显示的目的。（5） do_alarm alarm_to_bcd， do_call roll_led闹钟模块 ：闹铃模块用LED实现，当系统时间走时到闹铃设置的时间，LED会响起。 (6) change_position get_change down_up 时间设置模块：按下设置键可以进去Mode模式，选择闹钟定时或者是时钟校时。可以通过“加键”、“减键”两个键的控制来实现调节闹钟定时功能或者调时的功能。 四，实验结果时间： 到达闹铃时间： 5、 总结与结论 1、 通过本次实验，了解了FPGA版的具体构造，和vivado的 使用方法，及如何永久的将代码烧进板子中。2、 更加深层次的明白了时间分频模块和数码显示模块，刚开始的时候对分频模块不是很透彻，所以在做的时候总是得不到准确的时间，后来是用二分法进行估值才得出准确的时间的。由于刚开始没有什么思路，所以是在网上参考的代码。在语言上有所不同，导致显示不出来具体的数字。后来我们在不断的百度中，找到了修改的方法。3、 在实现闹钟的功能的时候，由于从来没有做过闹钟设计