由4060BD做分频、振荡源.doc

1、以第二代多阵列矩阵（MAX）结构为基础，是一种高性能CMOS EEPROM器件； 2、通过JTAG（Joint Text Action Group联合测试组）接口可实现在线编程（ISP），本实验板提供JTAG接口； 3、逻辑密度为2500个可用编程门电路，128个宏单元； 4、68条可编程I/O口，TTL逻辑电平为5V或3V； 5、引脚到引脚的逻辑延时为5.0ns，计数器工作频率可达到151.5MHz；(开发板上提供的样片是EPM7128SLC-15PC84,如需其它速度等级的芯片,购买时请说明。) 6、有集电极开路选择，可编程宏单元触发器，具有专有的清除（clear）、时钟（clock）、输出使能（OE）控制； 7、与不同电源电压的系统接口，VCCIO引脚用于输出缓冲器接到5V电源时，输出电平与5V电源兼容，VCCIO引脚用于输出缓冲器接到3.3V电源时，输出电平与3.3V电源兼容，VCCINT用于内部电路和输入缓冲器； 8、包括一个可编程的程序加密位，全面保护专利设计，防止程序被复制和读出。 Max7128S Altera CPLD开发板是针对CPLD初、中级学习者设计，帮助 用户降低学习成本和加快用户快速进入可编程逻辑器件设计开发领域，提供一个帮助用户快速开始可编程逻辑器件学习之旅的硬件平台。 本CPLD实验平台提供大量的实用的实验例程和丰富硬件资源，并介绍关于如何在本实验平台上完成各个实验过程，实现对板上资源的利用，从而使用户获得对CPLD器件的开发应用流程得到了解。实验例程分为三个部分：基本实验，接口实验和综合实验，由浅入深，一步步引导用户。 二、 硬件配置情况及实验配套介绍 硬件配置 a) EPM7128S MAX7000系列Altera CPLD芯片 b)16个独立式按键 c) 8段数码管 d) 蜂鸣器 e) LED灯 f)双色LED灯 三、实验例程简介及程序流程编写说明 1基础实验 1) 加法实验 2) 减法实验 3) 译码器 4) 基本门电路 5) 四位比较器 6) 多路选择器 7) 优先编码器 8) 二进制到BCD码转换 这几个实验都比较简单，目的是帮助用户熟悉CPLD的基本开发流程 和一些常用的、基础的数字电路。用户简单的看一下程序里面的说明就可以理解了这些实验了。 2接口实验 1) 跑马灯实验： 跑马灯实验在CPLD中设计了计数器，利用计数器轮流向LED灯发出高电平，点亮LED灯，实现跑马灯的效果，用户可以自己设计更多图案的跑马灯。 2) 8段数码管实验 8段数码管测试实验：以动态扫描方式在8位数码管显示数字，帮助用户了解数码管动态显示的方法。 3) 蜂鸣器实验 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调。 4)键盘实验 按下相应的键使数码管显示值加一 5) 模拟交通灯实验 模拟路口的红黄绿交通灯的变化过程，用LED灯表示交通灯。 3 综合实验 1) 数字时钟实验 利用数码管和CPLD设计的计数器实现一个数字时钟，可以显示小时，分钟，秒，十分之一秒，百分之一秒。 2) 四位数字频率计实验 利用数码管和CPLD设计的数字频率计，最大可测频率为9999Hz。 3) 八位并行加法器实验 通过设计实验，在实验板上验证八位并行加法器的正确性。 4) 八位可逆计数器实验 通过设计实验，在实验板上验证八位可逆计数器的正确性。 以上实验例程的底层文件都采用VHDL语言描述，顶层文件采用原理图的方式设计，以帮助初学者尽快的深入到VHDL的学习之中，同时掌握硬件电路的设计。所有实验例程都基于MAX PLUS+ II工程，实验的程序都在源代码中有详细的注释，帮助用户理解。各种器件的手册资料都包含在光盘中。 参考资料：/developtools/taojian/sk8021_7128s.asp /blog/yangguang1975/2007/1/22.aspx 振荡电路1：振荡电路21：其他资料（无时间排版，自己看看）：HEF4060BD14-stage ripple-carry binarycounter/divider and oscillatorHEF4060BMSIDESCRIPTIONThe HEF4060B is a 14-stage ripple-carry binary counter/divider and oscillator with three oscillator terminals(RS, RTC and CTC), ten buffered outputs (O3 to O9 and O11 to O13) and an overriding asynchronous master reset input (MR). The oscillator configuration allows design of either RC or crystal oscillator circuits. The oscillator maybe replaced by an external clock signal at input RS. Thecounter advances on the negative-going transition of RS. A HIGH level on MR resets the counter (O3 to O9 andO11 to O13 = LOW), independent of other input conditions.Schmitt-trigger action in the clock input makes the circuit highly tolerant to slower clock rise and fall times.Fig.1 Functional diagram.PINNINGMRmaster resetRSclock input/oscillator pinRTCoscillator pinCTCexternal capacitor connectionO3 to O9O11 to O13counter outputsFig.2 Pinning diagram.HEF4060BP(N):16-lead DIL; plastic (SOT38-1)HEF4060BD(F):16-lead DIL; ceramic (cerdip) (SOT74) HEF4060BT(D):16-lead SO; plastic (SOT109-1)( ): Package Designator North America_Fig.3 Logic diagram.VSS = 0 V; Tamb = 25 C; CL = 50 pF; input transition times 20 nsVDDVSYMBOLMIN. TYP. MAX.TYPICAL EXTRAPOLATION FORMULAPropagation delaysRS O3HIGH to LOWLOW to HIGHOn On + 1HIGH to LOWLOW to HIGHMR OnHIGH to LOW51015tPHL210420ns80160ns50100ns183 ns + (0,55 ns/pF) CL69 ns + (0,23 ns/pF) CL42 ns + (0,16 ns/pF) CL51015tPLH210420ns80160ns50100ns183 ns + (0,55 ns/pF) CL69 ns + (0,23 ns/pF) CL42 ns + (0,16 ns/pF) CL51015tPHL2550ns1020ns612ns51015tPLH2550ns1020ns612ns51015tPHL100200ns4080ns3060ns73 ns + (0,55 ns/pF) CL29 ns + (0,23 ns/pF) CL22 ns + (0,16 ns/pF) CLOutput transitiontimesHIGH to LOWLOW to HIGH51015tTHL60120ns3060ns2040ns10 ns + (1,0 ns/pF) CL9 ns + (0,42 ns/pF) CL6 ns + (0,28 ns/pF) CL51015tTLH60120ns3060ns2040ns10 ns + (1,0 ns/pF) CL9 ns + (0,42 ns/pF) CL6 ns + (0,28 ns/pF) CLMinimum clock pulsewidth input RSHIGH51015tWRSH12060ns5025ns3015nsMinimum MR pulsewidth; HIGH51015tWMRH5025ns3015ns2010nsRecovery timefor MR51015tRMR16080ns8040ns6030nsMaximum clock pulsefrequency input RS51015fmax48MHz1020MHz1530MHzAC CHARACTERISTICSVSS = 0 V; Tamb = 25 C; input transition times 20 nsVDDVTYPICAL FORMULA FOR P (mW)(1)Dynamic power dissipationper package(P)51015700 fi + foCLV2DD3 300 fi + foCLV2DD8 900 fi + foCLV2DDTotal power dissipationwhen using theon-chip oscillator (P)51015700 fosc + foCLV2 + 2C V2f+690 VDDt DD oscDD3 300 fosc + foCLV2 + 2C V2f+6 900 VDDt DD oscDD8 900 fosc + foCLV2 + 2C V2f+ 22 000 VDDt DD oscDDNotes1. where:fi = input frequency (MHz)fo = output frequency (MHz) CL = load capacitance (pF) VDD = supply voltage (V)Ct = timing capacitance (pF)fosc = oscillator frequency (MHz)RC oscillatorTypical formula for oscillator frequency:fosc =-1 -2,3 R C tt Timing component limitationsThe oscillator frequency is mainly determined byRtCt, provided Rt R2 and R2C2 RtCt. The function of R2 is to minimize the influence of the forward voltage across the input protection diodes on the frequency. The stray capacitance C2 should be kept as small as possible.In consideration of accuracy, Ct must be larger than the inherent stray capacitance. Rt must be larger than the LOCMOS ON resistance in series with it, which typicallyis 500 W at VDD = 5 V, 300 W at VDD = 10 V and 200 W atVDD = 15 V.The recommended values for these components to maintain agreement with the typical oscillation formula are:Ct 100 pF, up to any practical value,10 kW Rt 1 MW.Typical crystal oscillator circuitIn Fig.5, R2 is the power limiting resistor. For starting and maintaining oscillation a minimum transconductance is necessary.Fig.5External component connection for crystal oscillator.Fig.6Test set-up for measuring forward transconductance g