VHDL基本语法.doc

一、数据类型A. 标准数据类型1）整数类型（INTEGER） VARIBLE A：INTEGER RANGE -128 TO 128 范围 -(231-1） +(231-1)2#11111111# -binary，=255D8#377#16#FF#2）实数类型和浮点类型（REAL & FLOATING） 实数范围 -1.0E+38 +1.0E+38 大多数EDA工具不支持浮点类型16#0F#E+016#FF.FF#E-13）位类型（BIT）TYPE BITIS（0，1)4）位矢量类型（BIT_VECTOR）位矢量（bit_vector）类型实际上就是位（bit）的一位数组，它的表示方法是用双引号将一组位数据括起来。例如：11010111。不难看出,采用位矢量可以很方便地表示电路描述中的总线状态，这在VHDL程序中经常用到。B1111-1100 -长度为8XFBC -长度为12，=B1111-1011-1100O371 -长度为9，=B011-111-0015）布尔类型（BOOLEAN）6）字符类型（CHARACTER）A，a，B，大小写不敏感。7）字符串类型（TRING）VHDL，MULTI_SCREEN8）物理类型（physical）-时间类型-The physics unit time is a predefined typeTYPE time IS RANGE -1E18 TO 1E18UNITSfs; - Femto-second ps = 1000 fs; ns = 1000 ps; us = 1000 ns; ms = 1000 us; sec = 1000ms; min = 60 sec;END UNITS-another-DISTANCE TYPE TYPE distance IS RANGE 0 TO 1E16 UNITSA; nm = 10A; um = 1000nm; mm = 1000um; cm = 10mm; m = 1000 mm; km = 1000m; END UNITS;9）错误类型（NOTE，WARNING，ERROR，FAILURE）10）自然数、正整数类型（NATURAL & POSITIVE）ENTITY_compare IS PORT（a，b：INTEGER RANGE 0 to 9:=0;c：out Boolean);END compare;B. 自定义数据类型1）枚举类型（ENUMERATED）TYPE PCI_BUSstate IS(Idle，busbusy，write，read，Back off); -PCI总线状态机变量TYPEstd_ulogic IS（U，X，1，0，Z，W，L，H，-）;TYPE boolean IS（false，true);TYPE BITIS（0，1);2）整数类型（INTEGER）TYPE digit IS INTEGER RANGE -128 TO 1283）实数类型和浮点类型（REAL & FLOATING）4）数组类型（ARRAY）TYPE MYARRAY IS ARRAY（INTEGER 0 TO 9）OFstd_LOGIC5）存取类型（ACCESS）TYPE line IS ACCESS string; -Line是指向字符串的指针6）文件类型（FILES）TYPE text IS FILE OF string;TYPE input-type IS FILE OF character;7）记录类型（RECODE）-RECORD适于描写总线，通讯协议TYPE PCI_BUS IS RECORDADDR:std_LOCIG_VECTOR(31 DOWNTO 0);DATA:std_LOGIC_VECTOR(31 DOWNTO 0);END RECORD;SEGINAL DECODE1，DECODE2：PCI_BUS;PCI_DEVICE1 = DECODE1.ADDR;PCI_DEVICE1RAM std_logic_vectorCONV-INTERGER(A); -signed，unsigned -std_logic_vectorCONV-INTERGER(A); -signed，unsigned - integerStd_logic_unsigned程序包中：CONV-INTEGER(A); -STD_LOGIC_VECTOR - INTEGERC. 常数实现CONTSTANT TYPECONV-CON：typeconv_type :=（0|L = 0，1|H=1);SIGNAL B：BIT;SIGNAL S:std_LOGIC;BIGIN B = TYPECONV-CON(S);END;VHDL标识符 和其他高级编程语言一样，VHDL中的标识符是一种用来对VHDL中的语法单位进行标识的符号，目的是为了区分不同的语法单位。所谓标识符规范是指VHDL中符号书写的一般规则，它不仅对电子系统设计工程师是一个约束，同时也为各种各样的 EDA 工具提供了标准的书写规范.由前面的介绍可知，VHDL有两个标准版本 :VHDL-87 标准和VHDL-93 标准。VHDL-87 标准中有关标识符的语法规范经过扩展后，形成了VHDL-93 标准中的标识符语法规范。通常，设计工程师为了区分这两种标识符语法规范，习惯上将VHDL-87 标准中的标识符称为短标识符，将VHDL-93 标准中的标识符称为扩展标识符。 VHDL-87 标准中，短标识符的命名必须遵循下列规则：1）短标识符必须由英文字母、数字以及下划线组成；2）短标识符必须以英文字母开头；3）短标识符不允许连续出现两个下划线；4）短标识符最后 一 个字符不能是下划线；5）短标识符中英文字母不区分大小写；6)VHDL中的保留字不能作为短标识符来使用.在VHDL中，所谓保留字是指在应用中具有特殊地位或者作用的标识符。对于这种保留字，设计人员不能显式地将其声明为标识符.VHDL-93 标准中，扩展标识符的命名必须遵循下列规则：1）扩展标识符用反斜杠来分隔，例如：addr_ bus; 2）扩展标识符中允许包含图形符号和空格等，例如：addr&_bus和addr_b us； 3）扩展标识符的两个反斜杠之间可以用数字开头，例如：16_ addr _ bus; 4）扩展标识符的两个反斜杠之间可以使用保留字；5）扩展标识符中允许多个下划线相连；6）同名的扩展标识符和短标识符不同；7）扩展标识符区分大小写；8）若扩展标识符中含有一个反斜杠，则应该用两个相邻的反斜杠来代替。VHDL数字 在VHDL中，数字可以有多种表示方法，它可以采用十进制、二进制、八进制或者十六进制；而且数字还可以采用实数和整数两种形式。 如果设计人员在十进制整数的数字之前添加几个零，这样的操作同样不会对数字的表示造成任何影响。另外，十进制数的各个数字之间不允许存在空格符号 . 否则将不会表示原来的数值。 下面将对上面的几种情况举几个小例子：123_456 表示 123456; 123 456 不表示 123456; 0001234 表示 12340 . VHDL常量 常量是指在VHDL程序中一经定义后就不再发生变化的值，它可以在程序的很多区域进行说明，并且可以具有任何数据类型的值。作为硬件描述语言中的一种对象，常量在硬件电路设计中具有一定的物理意义，它通常用来代表硬件电路中的电源或者地线等。 常量的使用通常可以使设计人员编写出可读性很强的VHDL程序，同时可以使程序中全局参数的修改变得十分简单易行。例如，在编写VHDL程序的过程中，设计人员往往会遇到程序多处使用同一个数值的情况，这时为了方便起见，就可以使用一个常量来代替这个特定的数值。这样做一个最直观的好处是：如果以后需要修改这个数值的时候，那么只需要修改这个常量就可以了，而并不需要进行数的多处修改。 常量在使用之前必须要进行说明，只有进行说明之后的常量才能够在VHDL程序中使 用，否则编译后将会给出语法错误。在VHDL中，常量说明的语法结构为：CONSTANT 常量名 ，常量名 ：数据类型 := 表达式；VHDL变量 变量主要用于对暂时数据进行局部存储，它是一个局部量，可以在程序的很多区域进行说明，并且可以具有任何数据类型的值。作为一种硬件描述语言中的对象, 变量在硬件电路设计中具有一定的物理意义, 变量主要用于局部数据的暂时存储, 是一种载体。 通常情况下，对于仿真来说，变量可以用来进行高层次的建模；对于综合来说，变量可 以用来进行计算。虽然变量可以用于建模操作, 但是变量的综合难以定义,因此建议初学者应该尽量避免使用变量。 在VHDL中，变量说明的语法结构为: VARIABLE 变量名 ，变量名 ：数据类型 ：= 表达式 ；下面给出几个变量说明的例子。 VARIABLE i: integer RANGE 0 TO 15: = 0; VARIABLE counter: bit _ vector (3 DOWN TO 0); VARIABLE flag: boolean: = true; VARIABLE enable: bit: 在上面的例子中，RANGE 是用来表示限制数据范围的保留字；TO 则是用来表示数据范围递增的保留字；DOWN TO 则是用来表示数据范围递增的保留字。 在 变量说明中，可以对它赋予初始值，也可以不赋初始值。如果在变量说明中没有指定初始值，那么认为它取默认值，即该数据类型的最左值或者是最小值 O 与常量不同，变量的值并不是一成不变的。这里，VHDL程序中变量值的改变是通过变量赋值语句来进行的，在VHDL语法中，变量赋值语句的语法结构为：目标变量 := 表达式；变量说明的范围较窄，它只能在进程语句、过程语句以及函数语句中使用，因此说明的变量也只能在进程语句、过程语句以及函数语句中使用。 另外，VHDL-93 标准提供了一种称为共享变量的新变量，它不但可以在进程、过程和 函数之外定义，而且也可以在结构体、块语句和程序包中定义。在VHDL中，共享变量说 明的语法结构为：SHARE VARIABLE 变量名 ，常量名 ：数据类型 : = 表达式 ；由 于共享变量不需要保存历史和波形信息，因此采用共享变量为存储器、寄存器和总线等建模时可以大大提高仿真速度。采用共享变量的主要缺点是会将非确定性问题引入到VHDL中，这样将使仿真结果需要依赖并行语句的调度顺序，从而影响VHDL仿真的具体 操作结果。同时，目前大多数的 EDA 仿真器和综合器都不支持共享变量，因此读者应该慎重使用共享变量。 VHDL信号 信号是指在设计实体之间动态交换数据的一种手段，采用信号对象可以把设计实体连接在一起形成模块。在VHDL中，信号的应用十分广泛，它可以在程序的很多区域进行说明，并且可以具有任何数据类型的值。同样，作为一种硬件描述语言中的对象，信号在硬件电路 设计中具有一定的物理意义，它通常用来代表硬件电路中的一条硬件连接线。 在VHDL程序中，信号能够实现各个模块之间的通信，因此使用信号能够使设计人员容易地编写出模块化的VHDL程序，也因此能够实现VHDL所提倡的模块化设计思想。例如，前面提到变量只能在其所定义的进程语句、过程语句以及函数语句中使用，而设计中常常需要在它们之间进行通信，这时候只能采用信号来完成。在VHDL中，信号说明的语法结构为：SIGNAL 信号名 ，信号名 ：数据类型 ：= 表达式 ; 下面是几个信号说明的小例子。 SIGNAL clk: bit: = 0; SIGNAL reset: bit: = 1; SIGNAL data_ bus: bit_ vector (7 DOWN TO 0）: =00000000; SIGNAL addr bus: bit _ vector (7 DOWNTO 0); 同样，在信号说明中，可以对它赋予初始值，也可以不赋初始值。如果在信号说明中没 有指定初始值，那么认为它取默认值，即该数据类型的最左值或者是最小值。 通常，如果信号说明中对信号赋了初始值，那么这个初始值对于仿真来说是有用的，但是它对于综合来说意义不大，其原因是信号说明中设定的初始值与实际器件加电时的初始状态并不一定能够保持一致。至于实际器件加电时的初始状态，设计人员要参考与该器件有关 的手册。这里可以给出这样一个原则；如果需要对VHDL程序进行仿真操作，那么可以给信号赋予初始值；如果不需要对VHDL程序进行仿真操作，那么就不要给信号赋予初始值了，这样上电时器件会自动将上电初始值赋给该信号。 与变量一样，信号的值也是能够被改变的，它可以在VHDL程序中被连续地赋值。 VHDL中信号值的改变是通过信号赋值语句来完成的。信号赋值语句的语法结构为: 目标信号 = 表达式；不难看出，信号赋值语句使用的符号与信号初始化的符号是完全不同的：前者采用符号 := 来进行信号赋值操作；而后者则采用符号 = 来进行信号的初始化操作。对于信 号赋值语句来说，赋值符号两边的目标信号和表达式的数据类型和长度必须保持一致，否则编译将会出现错误。 二、库VHDL中常见的库主要包括以下几类：1STD库 在VHDL的设计库中，STD库是一种非常重要的库，它包含有程序包standard和程序包textio。程序包 standard 中定义了位、位矢量、字符和时间等数据类型，程序包 textio 主要包含了对文本文件进行读写操作的过程和函数。 在STD库中，由于程序包standard符合VHDL的标准，因此使用这个程序包时不需要在程序的开始部分进行说明；而在使用程序包textio的时候则必须在程序的开始部分进行程序包的说明。通常，使用程序包 textio 时的说明语句如下所示：LIBRARYstd; USEstd.textio.ALL; 2WORK库 WORK库是VHDL中另外一种十分重要的设计库。EDA工具在编译一个VHDL程序时。通常默认它将保存在 WORK 库中。可见，WORK 库可以用来临时保存以前编译过的元件和模块。这样，如果需要引用以前编译过的元件和模块，设计人员只需要引用该库即可。虽然WORK库是一种设计库，但是如果需要引用WORK库中用户自己定义的例化元件和模块，那么这时就需要对 WORK 库进行说明。3IEEE库 IEEE库是目前使用最为广泛的资源库，它主要包含有 IEEE 标准的程序包和其他一些支持 工业标准的程序包。程序包std_logic_1164 是设计人员最常使用和最重要的程序包，它主要定义了一些常用的数据类型和函数。另外，现在某些EDA提供的一些程序包虽然不是IEEE标准，但它们已经成为事实上的工 业标准，因此它们也都被并入到了IEEE库中。例如，SYNOPSYS公司的std_logic_arith、std_logic_signed和std_logic_unsigned 程序包应用得十分广泛，目前流行的 EDA 工具几乎都支持 SYNOPSYS 公司的程序包。 4用户定义的库 VHDL之所以得到广泛的应用，其主要原因在于它具有很高的灵活性，设计人员可以自己定义一些单元。对于库也不例外，设计人员可以建立自己的一个资源、 通常，设计人员可以将为自身设计需要所开发的公用程序包、设计实体或者通过交流获得 程序包设计实体等汇集在一起定义成一个库，这就是用户定义的库。由于用户定义的库是一种资源库，因此在使用它时需要在程序的开始部分对库进行说明。 三、VHDL操作符1VHDL关系操作符 VHDL提供了6种关系操作符，如表2-3所示。在VHDL程序中，关系操作符的使用遵循以下规则：1）关系操作符为二元操作符，要求操作符左右两边对象的数据类型必须相同，运算的量最终结果为 boolean 数据类型。2）=（等于），/=（不等于）操作符适用于所有已经定义过的数据类型。3）（大于），=（大于等于）操作符适用的数据类型包括整数、实数、bit等。4）利用关系操作符对位矢量进行关系运算时，比较过程是从最左边的位开始，从左向右按位依次进行比较。2VHDL逻辑操作符VHDL提供了7种逻辑操作符，如下表所示。在VHDL程序中，逻辑操作符的具体使用规则如下所示：逻辑操作符 操作符的逻辑功能 逻辑操作符 操作符的逻辑功能 NOT 逻辑非 NOR 逻辑或非 AND 逻辑与 XOR 逻辑异或 NAND 逻辑与非 XNOR 逻辑异或非 OR 逻辑或 1）逻辑操作符可以应用的数据类型包括 Boolean，bit，std_ulogic，bit_vector，std_u_logic_vector 、std_ulogic的子类型以及它们的数组类型。 2）二元逻辑操作符左右两边对象的数据类型必须相同。 3）对于数组的逻辑运算来说，要求数组的维数必须相同，其结果也是相同维数的数组.4）7 种逻辑操作符中，NOT 的优先级最高，其他 6 个逻辑操作符的优先级相同。 5）AND，OR，NAND，NOR 通常称为 短路操作符，即只有左边的操作结果不能确定时才执行右边的操作。其中，AND，NAND 在左边的操作结果为 1 或者 true 时才执行右边的操作；OR，NOR 只有在左边的操作结果为 0 或者 false 时才执行右边的操作。 6）高级编程语言中的逻辑操作符有自左向右或是自右向左的优先级顺序，但是VHDL中的逻辑操作符是没有左右优先级差别的，这时设计人员经常通过加括号的方法来解决这个优先级差别问题。例如：q = xl AND x2 OR NOT x3 AND x4; 上面的程序语句在编译时将会有语法错误，原因是编译工具不知道将从何处开始进行逻辑运算。对于这种情况，设计人员可以采用加括号的方法来解决。这时将上面的语句修改成下面的形式：q =（xl AND x2）OR（NOT x3 AND x4); 这时再进行编译就不会出现语法错误了。不难看出，通过对表达式进行加括号的方法可以确定表达式的具体执行顺序，从而解决了逻辑操作符没有左右优先级差别的问题。3算术操作符VHDL提供了10种算术操作符，如下表所示。VHDL程序中，算术操作符的具体使用规则如下所示：算术操作符 操作符的算术功能 算术操作符 操作符的算术功能 + 加运算 REM 取余运算 - 减运算 + 正号 * 乘运算 - 负号 / 除运算 * 乘方运算 MOD 取模运算 ABS 取绝对值 1）+（加运算），-（减运算），+（正号），-（负号）4种操作符的操作与数值运算完全相同，应用类型为整数、实数和物理类型。 2)*（乘运算），/（除运算）的操作数应用类型是整数和实数。另外，物理类型可以被整数或实数相乘或相除，其结果仍然是一个物理类型；物理类型除以同一个物理类型即可寻到一个整数。3）MOD（取模运算）和 REM（取余运算）只能用于整数类型。4）ABS（取绝对值）操作符可以用于任何数值类型。5）*（乘方运算）的左操作数可以是整数或是实数，但是右操作数必须是整数；同时只有在左操作数为实数时，其右操作数才可以是负整数。6）+（加运算），-（减运算）和*（乘运算）能够综合为逻辑电路，其余算术运算综合为逻辑电路十分困难或者是根本不可能的 . 4VHDL并置操作符VHDL提供了一种并置操作符，它的符号如下所示：& -用来进行位和位矢量的连接运算 这里，所谓位和位矢量的连接运算是指将并置操作符右边的内容接在左边的内容之后以形成一个新的位矢量.通常采用并置操作符进行连接的方式很多：既可以将两个位连接起来形成一个位矢量，也可以将两个位矢量连接起来以形成一个新的位矢量，还可以将位矢量和位连接起来形成一个新的矢量。例如：SIGNAL a，b:std_logic; SIGNAL c:std_logic_vector（1 DOWNTO 0); SIGNAL d，e:std_logic_vector（3 DOWNTO 0); SIGNAL f:std_logic_vector（5 DOWNTO 0); SIGNAL g:std_logic_vector（7 DOWN TO 0); c=a & b; 两个位连接 f = a & d; 位和一个位矢量连接 采用并置操作符的过程中，设计人员常常采用一种称为聚合连接的方式。聚合连接就是将上面直接连接中的并置操作符换成逗号，然后再使用括号将连接的位括起来。例如：SIGNAL a，b，c，d:std_logic; SIGNAL q:std_logic_vector（4 DOWNTO 0); q=a&b&c&d&a; 若采用聚合连接的方式，那么可以写成如下几种形式：q =（a，b，c，d，a); q a，3 = b，2 = c，1 = d，0 = a); q b，2 = c，1 = d，OTHERS = a); 四、VHDL语句1VHDL并发信号赋值语句 并发信号赋值语句就是应用于结构体中进程和子程序之外的一种基本信号赋值语句，它与信号赋值语句的语法结构是完全一样的。作为一种并行描述语句，结构体中的多条并发信号赋值语句是并行执行的，它们的执行顺序是与书写顺序无关的。 2VHDL条件信号赋值语句 在VHDL中，条件信号赋值语句是指根据不同条件将不同的表达式赋给目标信号的一种并行信号赋值语句，它是一种应用较为广泛的信号赋值语句。一般来说，条件信号赋值语句的语法结构如下所示：目标信号 = 表达式 1 WHEN 条件 1 ELSE 表达式 2 WHEN 条件 2 ELSE 表达式 3 WHEN 条件 3 ELSE 表达式 n-1 WHEN 条件 n-1 ELSE 表达式 n; 程序执行到该语句时首先要进行条件判断，然后根据不同条件的判断情况来将不同的表达式赋给目标信号。如果条件满足，那么就将条件前面的那个表达式的值赋给目标信号；如果条件不满足，那么就去判断下一个条件。可以看出，语法结构中的最后一个表达式没有条件，它表示当前面的所有条件都不满足时，程序就将表达式n的值赋给目标信号。使用条件信号赋值语句需要注意以下几个方面：1） 只有当条件满足时，语句才能将这个条件前面的表达式赋给目标信号。 2） 语句是一种并行描述语句，它不能在进程和子程序中使用。 3） 语句对条件进行判断是有顺序的，位于语句前面的条件具有较高的优先级 0 4） 语句中最后一个表达式的后面不含有 WHEN 子句。 5）语句中条件表达式的结果为 boolean 型数值，同时允许条件重叠。 6） 条件信号赋值语句不能进行嵌套，因此它不能生成锁存器。 3VHDL选择信号赋值语句 在VHDL中，选择信号赋值语句是指根据选择条件表达式的值将不同的表达式赋给目标信号的一种并行信号赋值语句。选择信号赋值语句的语法结构如下所示：WITH 选择条件表达式 SELECT 目标信号。表达式 1 WHEN 选择条件 1，表达式 2 WHEN 选择条件 2，表达式 3 WHEN 选择条件 3， 表达式 n WHEN 选择条件 n; 程序执行到该语句时首先要进行选择条件表达式的判断，然后根据条件表达式的值来决 定将哪 一个表达式赋给目标信号。如果选择条件表达式的值符合某一个选择条件，那么就将 该选择条件前面的表达式赋给目标信号；如果选择条件表达式的值不符合某一个选择条件，那么程序就去继续判断下一个选择条件，直到找到满足的选择条件为止。 在编写VHDL程序的过程中，使用选择信号赋值语句需要注意以下几个方面：1）只有当条件表达式的值满足选择条件时，语句才能将前面的表达式赋给目标信号 。 2）语句是一种并行描述语句，它不能在进程和子程序中使用。 3）语句中的表达式后面都含有WHEN子句。 4）语句对选择条件的测试是同时进行的，因此不允许选择条件重叠。 5）语句中的选择条件不允许出现涵盖不全的情况。 4VHDL顺序描述语句 并行描述语句是用于表示算法模块间的连接关系的语句，而顺序 描述语 句则是用于实现模块的算法部分的语句。除了提供大量的并行描述语句外，VHDL还提供 了很多顺序描述语句。在VHDL中，顺序描述 语句 只能出现主进程、过程和函数中，功能是用 来实现进程、过程和函数的具体算法或者控制程序流程 。 顺序描述语句，顾名思义，是指语句的执行顺序是完全按照书写顺序来进行的，同时前面语句的执行结果会对后面语句的执行结果产生影响。另外，许多参考文献将顺序描述语句 按照控制方式分为条件控制语句和迭代控制语句，其中条件控制语句有IF语句和CASE语 句，迭代控制语句有循环语句和顺序断言语句等.5VHDL赋值语句在编写VHDL程序的过程中，设计人员经常会采用两种类型的信号赋值语句：一种是应用 于进程和子程序内部的信号赋值语句，这时它是一种顺序语句，因此称为顺序信号赋值语句；另外一种是应用于进程和子程序外部的信号赋值语句，这时它是一种并行语句，因此称 为并行信号赋值语句。 6VHDLIF语句提到IF 语句，相信具有高级软件编程基础的读者对此一定不陌生。与其他高级编程语 言类似 ;VHDL中的IF语句也是一种具有条件控制功能的语句，它同样是根据给出的条件 来决定 需要执行程序中的哪些语句，在VHDL中，IF 语句具有 3 种形式，下面对它们进行分别介绍。 （1）具有开关控制的IF语句 主VHDL中，具有开关控制的IF语句是一种非常基本的顺序描述语句。通常，它的语语法结构如下所示: If THEN ；END IF; 当程序执行到IF语句时，如果IF语句中的条件成立，那么程序将执行后面的顺序处理语句；否则程序将跳出IF语句，转而去执行其他的程序处理语句。真有开关控制的IF语句的典型应用是用来描述数字电路中的基本D触发器，它的处理程序如下所示。 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ddf1 IS PORT( D,clk: IN STD_LOGIC; Q: out STD_LOGIC ); END ddf1; ARCHITECTURE a1 OF ddf1 IS BEGIN signal sig_save: STD_LOGIC; process(clk）begin if clkevent and clk=1 then sig_save=D; end if; Q=sig_save; end process; END a1; （2）具有二选择控制的IF语句 在VHDL中，具有二选择控制的IF语句经常用来描述具有两个分支控制的逻辑功能电路。通常，它的语法结构如下所示: If THEN ；ELSE ; END IF; 当程序执行到IF语句时，如果IF语句中的条件成立，那么程序将会执行后面的顺序处 理语句 1；否则程序将会去执行顺序处理语句 2。 （3）具有多选择控制的IF语句 在VHDL中，具有多选择控制的IF语句经常用来描述具有多个选择分支的逻辑功能电路。通常，它的语法结构如下所示：IF THEN 顺序处理语句 1 ；ELSIF THEN ; ELSIF THEN ; ELSE ; END IF: 当程序执行到IF语句时，如果IF语句中的条件 1 成立，那么程序将会执行后面的顺序处理语句1；如果IF语句中的条件 2 成立，那么程序将会执行后面的顺序处理语句 2; 依此 类推，如果IF语句中的条件 n-1 成立，那么程序将会执行后面的顺序处理语句 n - 1; 如果IF语句中的前 n-1 个条件均不成立，那么程序将会去执行顺序处理语句 no （4）IF 语句的嵌套IF 语句也可以进行多层嵌套。在编写VHDL程序的过程中，IF 语句的嵌套可以用来解决描述具有复杂控制功能的逻辑电路的问题。下面通过IF语句的嵌套来描一个具有同步置位功能的 D 触发器，它的VHDL程序如例 4-26 所示。 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY dff2 IS PORT( D,clk,clr: IN STD_LOGIC; Q: