时序逻辑VHDL设计——计数器.docVIP

实验名称： 实验6 时序逻辑VHDL设计计数器 班级： 09电气2Z 学号： 09312213 姓名： 钱雷 一、结合74160芯片的逻辑功能，对（1）中所设计的程序进行改进，用VHDL设计一个带有高电平使能信号，低电平清零信号，低电平置数信号的十进制计数器。1.实体框图2.程序设计编译前的程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CNT10 isport(CLK,RST,LD,EP,ET:in std_logic; D:in std_logic_vector(3 downto 0); Q:out std_logic_vector(3 downto 0); CO:out std_logic);end CNT10;architecture behav of CNT10 isbeginprocess(CLK,RST,LD,EP,ET)variable QI:std_logic_vector(3 downto 0);beginif RST=0 then QI:=(others=0);elsif CLKEVENT and CLK=1 then if LD=0 then QI:=D;elsif EP=1 and ET=1 then if QI0);end if;end if;if QI=9 then CO=1;else CO=0;end if;Q0);elsif CLKEVENT and CLK=1 then if LD=0 then QI:=D;elsif EP=1 and ET=1 then if QI0);end if;end if;end if;if QI=9 then CO=1;else CO=0;end if;Q=QI;end process;end behav;3.仿真波形图4.仿真波形分析输入端D0D3是输入置数端，EP，ET是使能端，并且高电平有效，LD是置数控制端口，低电平有效，RST是清零端，低电平有效。在CKL脉冲下，当RST为低电平时，Q清零；当LD为高电平的时候，Q实现十进制数计数功能；当LD为低电平时，实现置数功能，Q=D。二、76进制的BCD码的VHDL设计1.实体框图2.程序设计正确的程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CDU_76 isport(CLK:in std_logic; Q:out std_logic_vector(7 downto 0);end entity CDU_76;architecture AAA of CDU_76 issignal COUT2,COUT1:std_logic_vector(3 downto 0);beginprocess(CLK)beginif(CLKevent and CLK=1) thenif(COUT2=7 and COUT1=5) then COUT2=0000;COUT1=0000; elsif(COUT1=9) then COUT2=COUT2+1;COUT1=0000;else COUT2=COUT2;COUT1=COUT1+1;end if;end if;end process;Q=COUT2&COUT1;end architecture AAA;3.仿真波形图4.仿真波形分析输入脉冲信号CLK，然后进行76进制的BCD码计数，BCD码是四位二进制数，所以76分成高四位和低四位。76进制计数有075这76个状态。当个位数计数到9时向高位进位，个位清零，其余情况十位不变，个位计数。三、156进制的BCD码的VHDL设计1.实体框图2.程序设计编译前的程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CDU_76 isport(CLK:in std_logic; Q:out std_logic_vector(7 downto 0);end entity CDU_76;architecture AAA of CDU_76 issignal COUT2,COUT1:std_logic_vector(3 downto 0);beginprocess(CLK)beginif(CLKevent and CLK=1) thenif(COUT2=7 and COUT1=5) then COUT2=0000;COUT1=0000; elsif(COUT1=9) then COUT2=COUT2+1;COUT1=0000;else COUT2=COUT2;COUT1=COUT1+1;end if;end if;end process;Q=COUT2&COUT1;end architecture AAA;程序编译错误情况正确的程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CDU_156 isport(CLK:in std_logic; Q:out std_logic_vector(11 downto 0);end entity CDU_156;architecture AAA of CDU_156 issignal COUT3,COUT2,COUT1:std_logic_vector(3 downto 0);beginprocess(CLK)beginif(CLKevent and CLK=1) then if(COUT3=1 and COUT2=5 and COUT1=5) then COUT3=0000;COUT2=0000;COUT1=0000;else if(COUT1=9 and COUT2=9) then COUT3=COUT3+1;COUT1=0000;COUT2=0000;else if(COUT1=9) then COUT2=COUT2+1;COUT1=0000;COUT3=COUT3;else COUT3=COUT3;COUT2=COUT2;COUT1=COUT1+1;end if;end if;end if;end if;end process;Q=COUT3&COUT2&COUT1;end architecture AAA;3.仿真波形图4.仿真波形分析输入脉冲信号CLK