微机原理与接口技术原理第2章.ppt

1 第2章微型计算机基础 2 主要内容 微型机的构成及工作原理8088 8086CPU的结构及工作原理系统总线 3 2 1微型机的基本结构 4 微型计算机的基本结构 微型计算机的概念结构由运算器 控制器 存储器 输入输出系统等几个部分组成 从功能部件上分 微型计算机的硬件系统结构主要由CPU 存储器 RAMROM I O接口 I O设备 总线组成 5 微型机的系统结构框图 Addressbus AB Controlbus CB RAM ROM I O接口 外设 Databus DB CPU 6 CPU 计算机的控制中心 提供运算 判断能力构成 ALU CU Registers p29 CPU的位数 4位 8位 16位 32位是指一次能处理的数据的位数 7 8 存储器 内存单元的地址和内容内存容量内存的操作内存的分类 9 内存单元的地址和内容 内存包含有很多内存单元 每个内存单元包含8bit 为区分不同的内存单元 计算机对每个内存单元进行编号 内存单元的编号就称为内存单元地址 10110110 38F04H 内存单元地址 内存单元内容 76543210 10 内存容量 8088 8086的内存地址编排为00000 FFFFFH 11 内存操作 读 将内存单元的内容取入CPU 原单元内容不改变 写 CPU将信息放入内存单元 单元中原内容被覆盖 内存的读写的步骤为 12 CPU把要读的内存单元的地址放到AB上CPU发出读写命令数据从指定的单元读出到DBCPU紧接着从DB上取回数据 读操作过程 13 CPU把要写的内存单元的地址放到AB上CPU紧接着把要写入的数据放到DB上CPU发出写命令数据被写入指定的单元 14 输入 输出接口 简写为I O接口 是CPU与外部设备间的桥梁 CPU I O接口 外设 15 总线BUS 连接多个功能部件的一组公共信号线地址总线AB 单向 用来传送CPU输出的地址信号 确定被访问的存储单元 I O端口 地址线的根数决定了CPU的寻址范围 CPU的寻址范围 2n n为地址线根数数据总线DB 双向 在CPU与存储器 I O接口之间数据传送的公共通路 数据总线的条数决定CPU一次最多可以传送的数据宽度 控制总线CB 双向 用来传送各种控制信号 16 2 1 2微型机的工作过程 程序预先存放在计算机的存储器中 计算机按程序的流程自动地连续取出指令并执行之 为实现自动连续地执行程序 控制器内设置有程序计数器PC 它可根据指令的长度自动增量 总是指向下一条指令 只要给出程序中第一条指令的地址 控制器就可依据程序中的指令顺序地取指令 译码 执行指令 直到完成 17 执行指令的三个基本步骤 取指 译码和执行 取指令 PC增量 指向下条指令 译码 执行 18 例 计算5 8 p35 汇编语言程序对应的机器指令对应的操作 MOVAL 510110000将立即数1传送到累加寄存器AL中00000101ADDAL 800000100计算两个数的和 结果存放到AL中00001000MOV 0008 AL10100010将AL中的数传送到0008地址单元0000100000000000HLT11110100停机 19 2 28088微处理器 主要内容 8088CPU外部引线及功能 8088CPU的内部结构和特点 各内部寄存器的功能 8088的工作时序 20 2 2 1概述 8088 8086基本类似16位CPU AB宽度20位差别 指令预取队列 8088为4字节 8086为6字节数据总线引脚 8088有8根 8086有16根8088为准16位CPU 内部DB为16位 但外部仅为8位 16位数据要分两次传送本课程主要介绍8088 IBMPC采用 21 8088CPU的两种工作模式 8088可工作于两种模式 最小模式 总线由芯片本身的引脚直接引出 仅需4片外围芯片便可构成一个小型应用系统 为单处理机模式 最大模式 系统总线由8088和总线控制器8288共同构成 这种模式下构成的微型机除8088CPU以外 还可以接一个协处理器8087 构成多微处理器系统 22 8088CPU 8284时钟发生器 数据 控制 8155RAMI O定时器 8755AEPROM I O 81851K 8RAM 端口A 端口B 端口C 端口A 端口B CLOCKTIMER 地址 图2 13最小的8088系统 23 指令的一般执行过程 取指令指令译码读取操作数执行指令存放结果 24 串行工作方式 8088以前的CPU采用串行工作方式 1 CPU执行指令时总线处于空闲状态2 CPU访问存储器 存取数据或指令 时要等待总线操作的完成 取指令1 执行1 取操作数2 执行2 CPU BUS 忙碌 忙碌 忙碌 忙碌 存结果1 取指令2 25 并行工作方式 取指令2 取操作数 BIU 存结果 取指令3 取操作数 取指令4 执行1 执行2 执行3 EU BUS 忙碌 忙碌 忙碌 忙碌 忙碌 忙碌 26 8088的指令流水线 8088CPU包括两大部分 EU和BIUEU不断地从指令队列中取出指令并执行 指令队列出现空字节时 BIU就自动执行一次取指令周期 从内存中取出后续的指令代码放入队列中 当遇到跳转指令时 BIU就使指令队列复位 从新地址取出指令 并立即传给EU去执行 27 结论 指令队列的存在使EU和BIU两个部分可同时进行工作 从而提高了CPU的效率 降低了对存储器存取速度的要求新型CPU将一条指令划分成更多的阶段 以便可以同时执行更多的指令 例如 PIII为14个阶段 P4为20个阶段 超级流水线 28 2 2 38088CPU的引线及功能 引脚定义的方法可大致分为 每个引脚只传送一种信息 RD等 引脚电平的高低代表不同的信号 IO M等 CPU工作于不同方式有不同的名称和定义 分时复用引脚 AD7 AD0等 为了减少芯片的引脚 8088的许多引脚具有双重定义和功能 可以分时复用 即在不同时刻 这些引线上的信号是不同的 引脚的输入和输出分别传送不同的信息 29 2 2 38088的外部引脚及其功能 40条引脚 双列直插式封装 1 最小模式 0 最大模式 地址 段寄存器状态复用 S6 0 S5 IF S4S3 00 ESS4S3 01 SSS4S3 10 CSS4S3 11 DS 1 访问输入输出端口 0 访问存储器 数据允许信号 数据总线上有有效数据 数据传送方向控制信号 1 CPU发送数据 0 CPU接收数据 输入信号 由内存或I O设备发出 地址锁存允许信号 ALE 1 可屏蔽中断请求输入信号 系统状态信号输出 30 SS0与IO M DT R共同决定了最小模式下当前总线周期的状态 31 表2 3复位后的内部寄存器状态 32 主要引线 最小模式下 8088是工作在最小还是最大模式由MN MX端状态决定 MN MX 0时工作于最大模式 反之工作于最小模式 数据信号线 DB 与地址信号线 AB AD7 AD0 三态 地址 数据复用线 ALE有效时输出地址的低8位 传送数据信号时为双向 A19 A16 三态 输出 高4位地址信号 与状态信号S6 S3分时复用 A15 A8 三态 输出 输出8位地址信号 33 主要的控制和状态信号 WR 三态 输出 写命令信号 RD 三态 输出 读命令信号 IO M 三态 输出 指出当前访问的是存储器还是I O接口 高 I O接口 低 内存DEN 三态 输出 低电平时 表示DB上的数据有效 RESET 输入 为高时 CPU执行复位 ALE 三态 输出 高 AB地址有效 DT R 三态 输出 数据传送方向 高 CPU输出 低 CPU输入 34 例 当WR 1 RD 0 IO M 0时 表示CPU当前正在进行读存储器操作 35 READY信号 输入 用于协调CPU与存储器 I O接口之间的速度差异READY信号由存储器或I O接口发出 READY 0时 CPU就在T3后插入TW周期 插入的TW个数取决于READY何时变为高电平 36 中断请求和响应信号 INTR 输入 可屏蔽中断请求输入端 高 有INTR中断请求NMI 输入 非屏蔽中断请求输入端 低 高 有NMI中断请求INTA 输出 对INTR信号的响应 37 总线保持信号 HOLD 总线保持请求信号输入端 当CPU以外的其他设备要求占用总线时 通过该引脚向CPU发出请求 HLDA 输出 对HOLD信号的响应 为高电平时 表示CPU已放弃总线控制权 所有三态信号线均变为高阻状态 38 2 2 48088CPU的功能结构 8088内部由两部分组成 执行单元 EU executionunit总线接口单元 BIU businterfaceunit 39 图2 168088处理器内部结构框图 8088总线 地址总线 1 算术逻辑单元ALU 2 通用寄存器 3 标志寄存器 4 EU控制电路 1 段寄存器2 指令指针寄存器3 指令队列4 地址加法器5 总线控制器 40 执行单元EU 功能 执行指令从指令队列中取指令代码译码在ALU中完成数据的运算运算结果的特征保存在标志寄存器FLAGS中 41 总线接口单元BIU 功能 从内存中取指令送入指令预取队列负责与内存或输入 输出接口之间的数据传送在执行转移程序时 BIU使指令预取队列复位 从指定的新地址取指令 并立即传给执行单元执行 42 存储器寻址 物理地址CPU送到AB上的20位的地址称为物理地址8088 20根地址线 可寻址220 1MB 个存储单元 43 物理地址 物理地址 60000H60001H60002H60003H60004H 12H F0H 1BH 08H 存储器的操作完全基于物理地址 问题 8088的内部总线和内部寄存器均为16位 如何生成20位地址 解决 存储器分段 44 8086 8088系统中把可直接寻址的1兆的内存空间分为段的逻辑区域 每段的物理长度为64KB 每段的第一个内存单元的物理地址称为段起始地址 段起始地址必须能被16整除 形式如XXXX0H XXXXH为段基址 即段起始地址的高16位 段基址存在段寄存器CS DS SS ES中 相对于该段起始地址的字节数称为偏移量 段基址和段内偏移量又称为逻辑地址 段起始地址可由软件指定 每个段都由连续的存储单元构成 并且独立寻址 存储器如何分段 45 逻辑地址 段基地址和段内偏移量组成了逻辑地址段基址偏移地址 偏移量 格式为 段基址 段内偏移量如 2000 0370H物理地址 段基址 16 偏移地址 60002H 00H 12H 60000H 0000 段基地址 16位 段首地址 46 CS DS SS ES IP 内部通信寄存器 地址加法器 20位 数据总线 16位 段寄存器 地址总线 总线控制逻辑 XXXX0 16位段基址 偏移地址 地址加法器 20位物理地址 XXXX 47 BIU中的地址加法器用来实现逻辑地址到物理地址的变换8088可同时访问4个段 4个段寄存器指示了每个段的基地址 段基址 段内偏移 物理地址 16位 20位 0000 48 8位 00000H04000H13FFFH28000H37FFFHA0000HACD00HAFFFFHBCCFFHFFFFFH 当前代码段64K 当前数据段64K 当前堆栈段64K 但前附加段64K CS 0400HIP DS 2800H SS A000HSP BP ES ACD0H 段可以重叠 49 例 已知CS 1055H DS 250AH ES 2EF0H SS 8FF0H DS段有一操作数 其偏移地址 0204H 1 画出各段在内存中的分布2 指出各段末地址3 该操作数的物理地址 解 各段分布及段首址见右图所示 操作数的物理地址为 250AH 10H 0204H 252A4H 50 存储器分段测试 把1MB的地址空间顺序分段 可以分成个段 00000 0FFFFH为第1段 第3段 第4段 第16段 16 51 存储器为什么要分段 因为8088 8086的寄存器都是16位的 无法装载20位的物理地址 所以它采用了将地址空间分段的方法 方便存储器的管理 采用分段甚至分页来管理 使得多个程序可以并行运行 分段寻址允许程序在存储器内重定位 浮动 可以把整个程序作为一个整体移到一个新的区域 允许实模式编写的程序在保护模式下运行 程序当中使用的地址都是逻辑地址 52 8088的内部寄存器 含14个16位寄存器 按功能可分为三类8个通用寄存器4个段寄存器2个控制寄存器 53 1 通用寄存器 数据寄存器 AX BX CX DX 地址指针寄存器 SP BP 变址寄存器 SI DI 54 数据寄存器 8088含4个16位数据寄存器 它们又可分为8个8位寄存器 即 AXAH ALBXBH BLCXCH CLDXDH DL常用来存放参与运算的操作数或运算结果 55 数据寄存器特有的习惯用法 AX 累加器 多用于存放中间运算结果 所有I O指令必须都通过AX与接口传送信息 BX 基址寄存器 在间接寻址中用于存放基地址 CX 计数寄存器 用于在循环或串操作指令中存放循环次数或重复次数 DX 数据寄存器 在32位乘除法运算时 存放高16位数 在间接寻址的I O指令中存放I O端口地址 56 地址指针寄存器 SP 堆栈指针寄存器 其内容为栈顶的偏移地址 BP 基址指针寄存器 常用于在访问内存时存放内存单元的偏移地址 57 BX与BP在应用上的区别 作为通用寄存器 二者均可用于存放数据 作为基址寄存器 BX通常用于数据段 一般与DS或ES搭配使用 BP则通常用于堆栈段 与SS搭配使用 58 变址寄存器 SI 源变址寄存器DI 目标变址寄存器变址寄存器常用于指令的间接寻址或变址寻址 特别是在串操作指令中 用SI存放源操作数的偏移地址 而用DI存放目标操作数的偏移地址 59 2 段寄存器 用于存放逻辑段的段基地址 逻辑段的概念后面将要介绍 CS 代码段寄存器代码段用于存放指令代码DS 数据段寄存器ES 附加段寄存器数据段和附加段用来存放操作数SS 堆栈段寄存器堆栈段用于存放返回地址 保存寄存器内容 传递参数 60 3 控制寄存器 IP 指令指针寄存器 其内容为下一条要执行的指令的偏移地址FLAGS 标志寄存器状态标志 存放运算结果的特征控制标志 控制某些特殊操作6个状态标志位 CF SF AF PF OF ZF 3个控制标志位 IF TF DF 61 标志寄存器FR FlagRegister pswCF 进位标志 算术运算时有进位CF 1 无进位CF 0PF 奇偶标志 逻辑运算结果 1 的个数为偶数PF 1AF 辅助进位标志 第3位向第4位有进位时AF 1ZF 零标志 运算结果为 0 则ZF 1SF 符号标志 运算结果为负数时SF 1OF 溢出标志 运算结果超出规定范围OF 1IF 中断允许标志 IF 1中断允许DF 方向标志 DF 0地址加1TF 跟踪标志 TF 1 为单步工作方式 D0 算术逻辑运算影响标志位 传送指令不影响 62 8088 8086CPU的特点 采用并行流水线工作方式对内存空间实行分段管理 每段大小为64KB段地址寄存器指示段的首地址用段地址和段内偏移实现对1MB空间的寻址分段寻址允许程序在存储器内重定位 浮动 支持多处理器系统 片内没有浮点运算部件 浮点运算由数学协处理器8087支持 也可用软件模拟 注 80486DX以后的CPU均将数学协处理器作为标准部件集成到CPU内部 63 五 工作时序 时序的概念 CPU各引脚信号在时间上的关系 时钟周期 每个时钟脉冲的持续时间成为一个时钟周期 用Ti表示 由时钟发生器产生 是CPU工作的基本时间单位 PC XT时钟频率4 77MHz 时钟周期是210ns 总线周期 CPU完成一次访问内存 或接口 操作所需要的时间 8088执行存储器读或存储器写操作需用4个时钟周期 8088的总线周期由4个时钟周期组成 称为T1 T2 T3 T4状态 指令周期P 由若干个总线周期组成 是从取指令开始到指令执行完毕所需要的时间 64 一个总线周期 时钟发生器 RES 8284 CLK RESET 8088 IO M RD WR ALE A19 A16 A15 A8 5V MN MX 一个典型的总线周期 T1 T2 T3 T4 65 地址输出 状态输出 地址输出 地址输出 数据输入 低电平 读存储器 高电平 读I O接口 CLK A19S6 A16S3 A15 A8 AD7 AD0 ALE IO M DT R DEN 图2 218088读总线周期 RD T1 T2 T3 T4 66 一个总线周期 地址输出 状态输出 地址输出 地址输出 数据输入 低电平 写存储器 高电平 写I O接口 T1 T2 T3 T4 CLK A19S6 A16S3 A15 A8 AD7 AD0 ALE IO M WR DT R DEN 图2 228088写总线周期 利用READY信号 使CPU达到可靠地读写内存和I O接口的目的 67 2 3系统总线 主要内容 总线的基本概念和分类 总线的工作方式 常用系统总线标准 68 一 概述 总线 是一组导线和相关的控制 驱动电路的集合 是计算机系统各部件之间传输地址 数据和控制信息的公共通道 地址总线 AB 数据总线 DB 控制总线 CB 69 总线分类 CPU总线 CPU 外围部件系统总线 主机 I O接口外部总线 微机 外设 片内总线片外总线 按相对CPU的位置 按层次结构 70 总线结构 单总线结构简单 但总线竞争严重 71 多总线结构 面向CPU的双总线结构面向主存的双总线结构 双总线结构多总线结构 72 在多总线结构中 以双总线结构为主 1 面向CPU的双总线结构 73 2 面向主存储器的双总线结构 74 3 现代微机中的多总线结构 75 三 常见的系统总线 物理特性物理特性指的是总线物理连接的方式 包括总线的根数 总线的插头 插座是什么形状的 引脚是如何排列的等 例如IBMPC XT机的总线共62根线 分两排编号 当插件板插到槽中后 左面是B面 引脚排列顺序是B1 B31 右面是A面 引脚排列顺序是A1 A31 A面是元件面 76 功能特性 功能特性描写的是这一组总线中每一根线的功能是什么 从功能上看 总线分成三组 地址总线 数据总线和控制总线 电器特性电器特性定义每一根线上信号的传递方向 有效电平范围 地址线和数据线都是高电平有效 控制线低电平有效 77 时间特性 时间特性定义了每根线在什么时间有效 也就是说用户什么时间可以用总线上的信号 或者用户什么时候把信号提供给总线 CPU才能正确无误地使用 78 总线的带宽 每秒钟传送多少字节 单位是字节 秒 B s 或MB s总线的宽度 总线同时传送的数据位数 如16位 32位 64位 总线的工作频率 就是总线的时钟频率MHz 总线的带宽BW 总线的宽度 8 总线的工作频率 每个总线周期的时钟数 总线的性能指标 79 PC XT总线 81年推出的基于8位机PC XT的总线 称为PC总线 ISA IndustryStandardArchitecture 工业标准体系结构总线 98根 总线的宽度16位 工作频率8MHz 最大数据传输率是16MB s 它是由IBM公司在1984年为PC AT 286 微型计算机定制的 也叫AT总线 ISA插槽为黑色 它的低速总线特性限制了多个设备共享资源 因此 到1990年逐渐被PCI插槽代替 常见的系统总线 80 PC XT总线ISA总线插座插槽一般为黑色 B1A1 B31A31 D1C1D18C18 B1 A1 B31 A31 81 EISA总线 扩展工业标准总线 198根 总线宽度32位 是为32位的386机设计的 工作频率8M 最大数据传输率33M EISA和ISA完全兼容 咖啡色 MCA microchannelarchitecture 微通道总线结构 IBM公司专为PS 2系统开发 PCI PeripheralComponentInterconnect 局部总线 外围部件互联总线 PCI32的总线宽度32位 工作频率33M 最大数据传输率133MB s 124针插槽 PCI64采用188针插槽 总线宽度64位 工作频率66M 最大数据传输率528MB s 82 特点 即插即用 白色 它在CPU和外围设备之间提供了一条独立的数据通道 因而叫局部总线 它使得每种设备都能直接和CPU取得联系 可以把PCI局部总线看作是一个独立的处理器使用 不局限于80X86 PCI总线能支持高达10个外围设备 其中的某些外围设备必须嵌入到系统主板上 它支持总线主控方式 允许多处理机系统中的任何一个微处理机成为总线主控设备 对总线操作进行控制 它与ISA EISA微通道等多种总线兼容 83 支持5V和3 3V两种扩充插槽 PCI总线规定了三种不同种类的PCI板 一种是3 3V 一种是5V 另一种是通用的 明确规定3 3VPCI不能插到5V插槽内 反之亦然 通用PCI板在两种类型的插槽上都能工作 每一个PCI卡都配备有一个大小为256字节的配置存储器 其中的前64个字节为一个标准标题内容简介 其内配备有有关PCI卡类型 制造厂家 版本 卡的当前状态 Cache大小 总线延迟时间等信息 余下的那192个字节信息则视不同卡而定 84 局部总线控制器PCI CPU Cache 局部总线加速器 主存储器 CPU总线 PCI总线 ISA总线 PCI的体系结构 85 芯片组 CPU的外围控制芯片 通常为2片两种架构 南北桥 HUB 加速中心 南北桥北桥 提供PCI桥接 AGP接口 CPU 主存 高速缓存的连接南桥 提供USB IDE FDD HDD 串 并口及ISA桥接例如 Intel440BX VIA694 KT133 686B等HUBGMCH AGP接口 存储器通道ICH PCI桥接 IDE控制器 USB 串 并口FWH 系统BIOS 显示BIOS 随机数发生器例如 Intel810 Intel815 Intel845等 86 2 3 48088系统总线 最小模式 仅支持单处理器 p65图2 32 主要解决的问题 地址与数据的分离地址锁存 87 地址输出 状态输出 地址输出 地址输出 数据输入 低电平 读存储器 高电平 读I O接口 CLK A19S6 A16S3 A15 A8 AD7 AD0 ALE IO M DT R DEN 图2 218088读总线周期 RD T1 T2 T3 T4 88 图2 328088的最小模式下的总线 5V 时钟发生器 RES 8284 CLK RESET 8088 IO M RD WR ALE A19 A16 A15 A8 AD7 AD0 DT R DEN STB OE STB OE STB OE 8282 8282 8282 8286 OE T IO M RD WR A19 A16 A15 A8 A7 A0 D7 D0 系统总线信号 8088 5V MN MX READY 89 最小模式下 1 若8088CPU的驱动能力不够 可以加上总线驱动器74LS244进行驱动 2 按此构成的系统总线还不能进行DMA传送 90 常用接口芯片介绍 8282 74LS373 具有三态输出的锁存器内部包含8个D触发器引脚 DI0 DI7输入DO0 DO7输出STB锁存信号OE输出允许功能 STB 1锁存数据OE 0将锁存的数据输出 91 DI0 DI1 DI2 DI3 DI4 DI5 DI6 DI7 DO0 DO1 DO2 DO3 DO4 DO5 DO6 DO7 8282 74LS373 D Q CLK STB 1 1 OE 图2 348282具有三态输出的锁存器 92 总线驱动器 8286 74LS245 双向数据总线驱动器引脚 A0 A7和B0 B7双向数据线OE输出允许T方向控制功能 OE 0时 门导通 门导通时 T 0 B A T 1 A B 93 A0 B0 A1 A2 A3 A4 A5 A6 A7 B1 B2 B3 B4 B5 B6 B7 8286 OE T 1 1 1 图2 358286双向总线驱动器 74LS245 T 0 BAT 1 AB 94 总线驱动器 74LS244 三态门驱动器 含8个门 引脚 I1 I8和O1 O8输入线和输出线E1 E2 使能信号 各控制4个三态门功能 E1 0 E2 0 门导通 否则输出为高阻态 95 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 VCC 74LS244 E1 地线 E2 图2 3674LS244单向三态门驱动器 96 最大模式下 总线请求 总线响应信号 总线周期状态信号输出 作为总线控