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数字电子钟设计通信与信息工程学院电子信息科学与技术目 录一、目 录1二、 实验原理2实验内容3设计要求3三、 方案设计4四、 分工5五、 硬件设计及仿真51振荡器的设计52分频器的设计73时间计数器的设计83.1六十进制计数器83.2二十四进制计数器104译码器与显示器的设计115校时电路11六、电路的总体设计12七、 总结14二、实验原理实验内容数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒。一个基本的数字钟电路主要由秒信号发生器、“时、分、秒、”计数器、译码器及显示器组成。由于采用纯数字硬件设计制作，与传统的机械表相比，它具有走时准，显示直观，无机械传动装置等特点。本设计中的数字时钟采用数字电路实现对“时” 、“分”、“秒”的显示和调整。通过采用各种集成数字芯片搭建电路来实现相应的功能。具体用到了555震荡器，74LS90及与非，异或等门集成芯片等。该电路具有计时和校时的功能。在对整个模块进行分析和画出总体电路图后，对各模块进行仿真并记录仿真所观察到的结果。实验证明该设计电路基本上能够符合设计要求。设计要求（1） 时钟的“时”要求用两位显示并用二十四小时制显示；（2） 时钟的“分”、“秒”要求各用两位显示；（3） 整个系统要有校时部分（可以手动，也可以自动），校时时不能产生进位。三、方案设计由上图可以看出，振荡器产生的信号经过分频器作为产生秒脉冲，秒脉冲送入计数器，计数结果经过“时”、“分”、“秒”，译码器，显示器显示时间。其中振荡器和分频器组成标准秒脉冲信号发生器，由不同进制的计数器，译码器和显示电路组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”，“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器，译码器，显示器构成；“分”、“秒”显示分别由六十进制的计数器，译码器，显示器构成；校时电路实现对时，分，秒的校准。四、分工在电路设计中，在同伴连接电路时，我负责检查连接的是否正确，当我连接电路时，同伴也检查我连接的电路，当遇到不懂得问题时，我们一起讨论，把自己的观点告诉对方，互相指出思考中遗漏的问题，以及理解错的部分。 当遇到我们都不知道的东西，就查阅资料或者请教同学，我们发挥不耻下问的精神，把电路的大体设计都搞懂后，开始做仿真，在仿真的过程中，因为粗心，连错了一根线，导致电路完成后，不能实现实验要求，我和同伴认真检查了电路图，终于发现了错误，改正错误后，实验显示了正确的结果，我们都很开心。实际连接电路时我们一起合作，给对方剪合适的线，有问题时，一起动手试验，在多次检查和改正后，电子钟的设计终于成功了。五、硬件设计及仿真1振荡器的设计 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时器的精度越高。在本设计中振荡器采用的是由集成电路555与RC组成的多谐振荡器。其电路图如下图2-1-1： 接通电源后，电容C1被充电， 上升，当上升到大于2/3时，触发器被复位，放电管T导通，此时为低电平，电容C1通过和T放电，使下降。当下降到小于1/3时，触发器被复位，反转为高电平。电容器C1放点结束，所需时间为：当C1放点结束时，T截止，VCC将通过R1、R2向电容器C1充电，vC由1/3VCC上升到2/3VCC所需的时为：当vC上升到2/3VCC时，触发器又被复位发生翻转，如此周而复始，在输出端就得到一个周期性的方波，其频率为本设计中，由电路图和f的公式可以算出，微调R3=60k左右，其输出的频率为f=1000Hz.2分频器的设计通常，数字钟的晶体振荡器输出频率较高，为了得到1z的秒信号输入，需要对振荡器的输出信号进行分频。 分频器的功能主要有两个：一个是产生标准脉冲信号；二是提供功能扩展电路所需要的信号。本设计中，由于振荡器产生的信号频率太高，要得到标准的秒信号，就需要对所得的信号进行分频。这里所采用的分频电路也是3个中规模计数器74LS90N来构成的3级1/10分频。其电路如下图2-2-1所示： 由上图可以看出，由振荡器的1000Hz高频信号从U0的14端输入，经过三片74LS90N的三级1/10分频，就能从U2的11端输出得到标准的秒脉冲信号。3时间计数器的设计 由图1-1的方框图可以清楚的看到，显示“时”、“分”、“秒”需要六片中规模计数器；其中“秒”、“分”各为60进制计数，“时”为24进制计数。在本设计中均用74LS90N来实现：3.1六十进制计数器 “秒”计数器电路与“分”计数器电路都是六十进制，它由一级十进制计数器和一级六进制计数器连接构成，如图2-3-1所示，是采用两片中规模集成电路74LS90N串联起来构成的“秒”、“分”计数器。由上图可知，U2是十进制计数器，U2的QD作为十进制的进位信号，74LS90N计数器是十进制异步计数器，是反馈清零法来实现十进制计数，U1和与非门组成六进制计数。74LS90N是在CP信号的下降沿触发下进行计数，U1的QA和QC相与0101的作为“分（时）”计数器的输入信号。U1的输出0110高电平1分别送到计数器的R01、R02端清零，74LS90N内部的R01、R02与非后清零而使计数器归零，完成六进制计数。由此可见U1和U2串接实现了六十进制计数。3.2二十四进制计数器“时”计数为二十四进制。在本设计中二十四进制的计数电路也是由两个74LS90N组成的二十四进制计数电路，如图2-3-2所示。由上图可以看出，当“时”个位U2计数器输入端A（14脚）来到第10触发信号时，U2计数器清零，进位端QD向U3“时”十位计数器输入进位信号，当第24个“时”（来自“分”计数器的状态为“0010”，此时“时”个位计数器的QC和“时”计数器的清零端R01和R02，通过74LS90N内部的与非后清零，计数器复零从而完成二十四进制计数。4译码器与显示器的设计 用七段发光二极管来显示译码器输出的数字，显示器有两种：共阴极和共阳极显示器。74LS48译码器译码的是高电平，所以对应的显示器应为共阴极显示器。在本设计中用的是解码七段排列显示器，即包含译码器的七段显示器。其图形管脚如下图2-4-1所示图2-4-1 DCD HEX内部封装图5校时电路当刚接通电源或计时出现错误时，都需要对时间进行校正。校正电路如下图2-5-1所示：六、电路的总体设计由上面介绍的电路各个部分的子电路构成的各个部分的功能，再由第一章的数字时钟的系统原理框图，可以清楚的知道了总体的电路情况。下面图2-6-1就时本设计的总体电路：图2-6-1 总体电路的设计由图2-6-1可以看出和清楚的整个数字时钟的总体工作原理和整个工作过程：由555和RC构成的振荡器产生的1000Hz的高频信号经过由3片74LS90构成的1/1000分频的分频器后得到标准的秒脉冲信号，进入60进制的“秒”计时，“秒”的分位进入60进制的“分”计时，最后，由分的“时”进位进入24进制的“时”计时。在电路中，还有由门电路和开关构成的校时电路对电路的“时”，“分”进行校时，得到正确的时间。七、总结通过这次实验我的感触很深，平时听老师说很简单的问题，可当我实际操作时，却往往得不到实验结果，一个简单的问题我都会搞错，平时动手太少，眼高手低，高估了自己的能力。刚开始做这个设计的时候，不知道如何下手，在老师的指导下，对这个电路设计有了初步的认识，通过一段时间的努力，通过重温数电，模电等电子技术的书籍，熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法，也弄懂了芯片后与非门的连接方法，最终完成了本次实验。 我很感谢老师给我这次实习的机会，让我深刻地认识到自己的优点和不足，在设计的过程中，遇到很多问题，我知道自己要学习的东西还很多很多，也懂了不亲自动手，就不知道自己究竟掌握了多少知识，纸上得来终觉浅，要真正学到知识就要多