有限状态机(moore型)的设计.ppt

第10讲有限状态机 moore型 设计 电子设计自动化技术 教学目的 认识状态机及其特点学习状态转移图的画法掌握摩尔 MOORE 型状态机的VHDL设计法 1什么是状态机 有限状态机 简称状态机 相当于一个控制器 它将一项功能的完成分解为若干步 每一步对应于二进制的一个状态 通过预先设计的顺序在各状态之间进行转换 状态转换的过程就是实现逻辑功能的过程 2为什么使用状态机 有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点 状态机的结构模式相对简单 状态机容易构成性能良好的同步时序逻辑模块 状态机的VHDL表述丰富多样 结构清晰 在高速运算和控制方面 状态机更有其巨大的优势 就可靠性而言 状态机的优势也是十分明显的 3状态机分类 根据输出信号产生的机理不同 状态机可以分成两类 摩尔 Moore 型状态机 输出信号仅和状态有关米勒 Mealy 型状态机 输出信号和状态 输入信号有关 用户定义的数据类型 枚举 格式 TYPE数据类型名数据类型定义 枚举类型格式 TYPE数据类型名IS 元素1 元素2 例 TYPEweekIS sun mon tue wed thu fri sat TYPEcolourIS red green blue 枚举数据类型是一种特殊的数据类型 它是用文字符号来表示一组实际的二进制数 用户定义的数据类型 枚举 VHDL语言中 许多常用的数据类型 都是采用枚举类型定义的 例 TYPEBOOLEANIS FALSE TRUE TYPEBITIS 0 1 TYPEstd ulogicIS U Uninitialized X ForcingUnknown 0 Forcing0 1 Forcing1 Z HighImpedance W WeakUnknown L Weak0 H Weak1 Don tcare 4Moore型状态机设计方法 摩尔型状态机的典型结构 4Moore型状态机设计方法 More型状态机输出仅和状态机的当前状态有关 与外部输入无关 即 外部输出是内部状态的函数 输入信号的变化决定当前状态的下一状态 即次态 状态转移图描述方式 例 设计一个序列检测器 要求检测器连续收到串行码 1101 后 输出检测标志1 否则输出0 状态机设计步骤 分析设计要求 列出全部可能状态 画出状态转移图 用VHDL语言描述状态机 4Moore型状态机设计方法 1 分析设计要求 列出全部可能状态 未收到一个有效位 0 S0收到一个有效位 1 S1连续收到两个有效位 11 S2连续收到三个有效位 110 S3连续收到四个有效位 1101 S4 4Moore型状态机设计方法 2 状态转移图 1101 S0 0 S1 0 S2 0 S4 1 S3 0 1 1 0 1 0 1 0 1 0 0 4Moore型状态机设计方法 4Moore型状态机设计方法 3 用VHDL语言描述状态机 定义状态机 枚举类型状态转换描述输出信号描述 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYmooreISPORT clk data INSTD LOGIC zo OUTSTD LOGIC ENDmoore 实体设计 12 4Moore型状态机设计方法 ARCHITECTUREaOFmooreISTYPESTATEIS S0 S1 S2 S3 S4 SIGNALpstate STATE BEGINPROCESS clk BEGINIF clk EVENTANDclk 1 THENCASEpstateisWHENS0 IFdata 1 THENpstateIFdata 1 THENpstateIFdata 0 THENpstateIFdata 1 THENpstateIFdata 1 THENpstate S1 ELSEpstate S0 ENDIF ENDCASE ENDIF ENDPROCESS zo 1 WHENpstate s4ELSE 0 ENDa 定义状态机 输出信号描述 状态转移描述 4Moore型状态机设计方法 仿真波形 4Moore型状态机设计方法 练习 位于十字路口的交通灯 在A方向和B方向各有红 黄 绿三盏灯 每10秒变换一次 变换顺序如下表 4Moore型状态机设计方法 交通灯的全部状态及输出 画出状态转移图 S0 010100 12 4Moore型状态机设计方法 S1 001100 S3 100001 S2 100010 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYjtdISPORT clk INSTD LOGIC ZO OUTSTD LOGIC VECTOR 5DOWNTO0 ENDjtd 实体设计 12 4Moore型状态机设计方法 ZO 010100 WHENpstate s0ELSE 001100 WHENpstate s1ELSE 100010 WHENpstate s2ELSE 100001 ENDa BEGINPROCESS clk BEGINIF clk EVENTANDclk 1 THENCASEpstateisWHENS0 pstatepstatepstatepstate S0 ENDCASE ENDIF ENDPROCESS ARCHITECTUREaOFjtdISTYPESTATEIS S0 S1 S2 S3 SIGNALpstate STATE 定义状态机 状态转换描述 输出信号描述 小结 状态机容易