2010年 EDA_rcise.doc

PartI、仿真与验证部分（Ex14选作2）涉及工具：modelsim、NCverilog/VerilogXL、VCS、Leda、nLint、verdi等Ex1：设计一个超前进位4位加法器。（4） 目的：1）掌握组合逻辑设计模块的实例化； 2）学习testbench检测内部子模块信号的方法 3）能够使用仿真器（modelsim/verilog/VCS）检查语句覆盖率。 4）学会使用脚本运行仿真 要求：1）采用verilog语言设计一款4位超前进位加法器，能够完成两个4位数据的加法，最低位加法包含进位。（可采用将1位加法器模块多次例化的方法） 2）设计该加法器的testbench，采用for循环，遍历所有情况，完成仿真测试，代码覆盖率100。Ex2：设计模可变的可逆循环加法计数器。（8） 目的：1）学习使用verilog语言描述算法； 2）验证时序逻辑的testbench设计 3）了解仿真器（modelsim/verilog/VCS）对时钟沿的处理。 要求：1）采用verilog语言设计一款模为60和模为24的可变模计数器，通过输入信号选择计数器的模；通过输入信号控制，能够实现加“1”、减“1”计数；计数器设置置数端，确定计数起点，复位后固定为“00”。计数满60或24后，计数值返回零。 2）计数器采用异步清零。 3）设计该计数器的testbench，完成仿真测试。Ex3：设计一个两位十进制数（BCD码）到二进制数的相互转换。（8） 目的：1）学习使用verilog语言描述算法； 2）验证时序逻辑的testbench设计 3）比较不同实现方法的优越，体会verilog语言与硬件结构的对应关系。 要求：1）分组采用不同方法实现两位十进制数（BCD码）到二进制数的转换。 2）实现2位二进制数到十进制数（BCD码）的转换。 3）结果采用寄存器输出。4）设计testbench，完成仿真测试，并报告代码覆盖率。Ex4：设计一个按键消除抖动模块。（8） 目的：1）学习使用verilog语言描述时序逻辑； 2）学习时序逻辑的testbench设计 3）了解仿真器（modelsim/verilog/VCS）对时钟沿的处理。 要求：1）采用verilog语言设计一个按键消除抖动模块，消除由于机械原因带来的按键不良接触。每个时钟上升沿的时候检测一次按键是否按下，即按键所送的值是否为“1”，若在10ms的检测时间内，按键所送的值始终为“1”，则说明，按键确实按下；若在10ms内，所送的值由“1”变为“0”，则说明按键的闭合是机械不良接触引起的，系统所接收的按键值依然为“0”。 2）采用时钟50MHz，上升沿触发。 3）设计testbench，完成仿真测试。PartII、综合与一致性检查（Ex8必做，Ex57选作2）涉及工具：DC、Leda、nLint、Formality、Conformal（暂无）等Ex5：设计2位十进制数的8段数码管显示，上述Ex2结果输出到该8段数码管。（8） 目的：1）学习同步电路设计 2）学习时序逻辑模块划分、group/ungroup以及约束技巧 3）对设计进行可综合性检查。 要求：1）采用verilog语言设计2位十进制数的8段数码管显示。 2）采用同步扫描电路，对2个数码管的控制端口进行扫描，使得同一个时刻只有一个数码管亮，每隔0.5ms扫描一次，由于眼睛的视觉停留效应，会使得显示结果达到2位同时亮的效果。这样可以节省1/2的电能消耗。 3）用Leda或者nLint.完成代码可综合性检查。Ex6：设计一款分频器，完成对输入时钟的5分频。（8） 目的：1）掌握分频器设计，了解多时钟在综合时的处理办法 2）学会使用DC环境配置、约束、综合以及取得结果及其报告 要求：1）采用verilog语言设计分频器，完成对输入时钟20MHz的5分频。 2）分频后的占空比为50。 3）仿真测试，并采用smic 0.35um工艺在Synopsys DC平台完成电路综合，给出结果的面积报告。Ex7：设计一款定时器，完成可变定时的报警功能。（12） 目的：1）学会使用脚本完成DC环境配置、约束、综合以及取得结果及其报告。 2）对RTL和综合结果进行一致性检查 3）理解代码风格和电路之间的对应关系 要求：1）报警的时长可以在1530秒范围设定。 2）定时器在接到启动信号以后开始计数，计到1）设定的数值后发出报警信号。 3）输入时钟频率为20MHz。 4）仿真测试，并采用smic 0.35um工艺在Synopsys DC平台完成电路综合，给出结果的面积报告。 5）完成网表的仿真，并和RTL代码仿真结果对比。Ex8：设计一款电子表，能够同时显示时分秒，实现定时提醒，时钟校时，秒表功能。（20） 目的：1）熟悉产品的设计过程。 2）学会IP应用 3）掌握采用FPGA及FPGA开发工具设计进行验证和综合以及布局布线。 要求：以Ex18为IP核，进行调用，完成如下功能：1）时钟输入频率32768Hz。 2）小时，分钟，秒都采用数码管显示。 3）定时提醒采用发光二极管，持续显示30s。 4）当认为时钟不准确时，可以分别对时间进行调整。 5）利用4个数码管完成秒表显示：A、精度达100ms；B、可以清零；C、可暂停，并可随时记时、暂停后记录数据，最大计时为999.9s。 6）所有按键均要消除抖动。 7）仿真测试，并采用smic 0.35um工艺在Synopsys DC平台完成电路综合，给出结果的面积报告。 8）完成网表的仿真，并和RTL代码仿真结果对比。 9）完成FPGA平台测试与演示（选做）PartIII、Layout（Ex9必做）（12）Ex9：完成Ex1要求的4位加法器版图设计，设计规则满足smic0.13um要求。 目的：1）掌握layout工具与设计方法。 2）理解DRC、LVS 3）掌握DRC、LVS 4）了解参数提取方法。 要求： 1） 版图采用standrardcell设计完成。2） 版图包含powerring和PAD3） 版图通过DRC、LVS检查4） 完成版图LPE（参数提取）与post-sim。（option）实验要求1）分组：以34人为一组，相互讨论协作分工共同完成Ex1Ex8。2）递交实验报告（纸面形式）：每个同学完成自己选作题目的实验报告，并注明同组人员。每部分内容完成后，于下次上课前，以组为单位递交实验报告（纸面形式）。3）选题：实验题目不限于上述题目，可以根据所参与的课题项目自拟题目。 自拟题目，需要课题组老师签字确认，达到相近训练目的和工作量，并完成同样的实验报告和上机报告。实验报告（纸面形式）包括以下内容：实验名称：实验人员： 上机用户编号：同组人员：实验时间：实验目的：实验要求：（在练习要求的基础上，根据自己对设计目标的理解规划设计要求）选用工具：功能概述：设计原理：接口说明：实验结果：（上机递交文件目录：/home/sj0/姓名_学号_Exn仿真：给出是否完成设计目标要求，代码覆盖率； 综合：给出是否和rtl一致，面积报告，时序报告，代码风格检查报告；）上机递交文件：1）每部分上机作业完成后，统一递交到/home/sj0/handoverPartn/目录下，在该目录下建立如下路径：姓名_学号_Exn，保存下列文件，（该目录严禁出现其他无关文件）。Readme文件：指明同组几人的姓名、学号、上机用户名设计文件：（要求命名方式为：姓名_学号_Exn.v）验证文件：（要求命名方式为：