eda实验7.doc

电子信息工程学系实验报告 成 绩：课程名称：EDA技术与实验 指导教师（签名）：实验项目名称：用always块实现较复杂的组合逻辑电路 实验时间：2011-11-21 班级：通信091 姓名：简必建 学号：910705116 实 验 目 的: 1.掌握用always实现较大组合逻辑电路的方法。2.进一步了解assign与always两种组合电路实现方法的区别和注意点。实 验 环 境: max+plus实验原理：1.结构描述。在Verilog程序中可通过如下方式描述电路的结构 调用Verilog内置门元件（门级结构描述） 调用开关级元件（晶体管级结构描述） 用户自定义元件UDP（也在门级）2.行为描述。就是对设计实体的数学模型的描述，其抽象程度远高于结构描述方式。行为描述类似于高级编程语言，当描述一个设计实体的行为时，无需知道具体电路的结构，只需要描述清楚输入与输出信号的行为，而不需要花费更多的精力关注设计功能的门级实现。3.数据流描述。数据流描述方式主要使用持续赋值语句，多用于描述组合逻辑电路，其格式为： assign LHS_net=RHS_expression;右边表达式中的操作数无论何时发生变化，都会引起表达式值的重新计算, 并将重新计算后的值赋予左边表达式的net型变量4. 使用assign结构来实现组合逻辑电路举例：简单指令译码电路的设计示例模块源代码：第 5 页 共 5 页/-文件名 alu.v-define plus 3d0define minus 3d1define band 3d2define bor 3d3define unegate 3d4module alu(out,opcode,a,b);output7:0 out;reg7:0 out;input2:0 opcode;input7:0 a,b;always (opcode or a or b)begincase(opcode)plus: out=a+b;minus: out=a-b;band: out=a&b;bor: out=a|b;unegate: out=a;default: out=8hx;endcaseendendmodule仿真结果如下：实 验 内 容 及 过 程:实验内容：1.学习Verilog HDL 设计课件。2.运用always块设计一个8路数据选择器。要求：每路输入数据与输出数据均为4位2进制数，当选择开关（至少3位）或输入数据发生变化时，输出数据也相应地变化实验步骤：1在教师的指导下，学习Verilog HDL课件。2由教师演示max+plus软件的文本设计流程。3参考课件实例，动手操作软件，按照流程做完从新建文件，编译，仿真，分配引脚等软件操作部分的全过程。4参考上述实例，完成实验内容2。实验结果及其分析：一 调用门元件实现的4选一MUX1. 新建文件并保存 图一2. 编译 图二3仿真波形 图三4.仿真结果 图四二 四位计数器操作同上1. 新建文件并输入程序 图五2. 仿真结果 图六三 四选一MUX1. 新建文件并输入程序 图七2. 仿真结果 图八四 八选一数据选择器1. 新建文件并保存程序 图九 2. 仿真结果 图十实验心得