436889$wjh2010$通信原理课程设计.doc
利用EDA技术设计一个2ASK调制系统并仿真测试_
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利用EDA技术设计一个2ASK调制系统并仿真测试_,毕业设计
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通信原理 课程设计 说 明 书 设计题目 利用 EDA 技术设计一个 2ASK 调制 系统并仿真测试 系 别 专业班级 学生姓名 学 号 指导教师 日 期 nts广西工学院设计报告专用纸 1 一、前言 . 2 二、设计任务要求 . 2 三、 2ASK 调制的工作原理 . 2 1、相乘电路实现法 . 3 2、 ASK 信号调制原理 . 3 四、 2ASK 信 号产生器 . 5 1、各部分器件工作原理框图 . 5 1）分频器 . 5 2）基带信号发生器 . 7 3）载波信号发生器（正弦波发生器） . 9 4） 元件例化 . 12 2、整体仿真结果 . 14 五、 心得体会 . 19 六、 参考文献 . 19 nts广西工学院设计报告专用纸 2 一、 前言 在现代数字通信系统中，频带传输系统的应用最为突出。将原始的数字基带信号，经过频谱搬移，变换为适合在频带上传输的频带信号，传输这个信号的系统就称为频带传输系统。在频带传输系统中，根据数字信号对载波不同参数的控制，形成不同的频带调制方法。 当选择正弦波作为载波，用一个二进制基带信号对载波信号的振幅进行调制时，产生的信号就是二进制振幅键控信号（ 2ASK）。例如用电键控制一个载频振荡器的输出，使它时断时续输出，这便是一部振幅键控的发报机。由于振幅键控信号抗噪声 性能不够理想，逐步被 FSK 和 PSK 代替。但是，作为一种最古老的调制方式，它还是具有很高的参考价值。特别是在近几年随着对信息速率要求的提高，要在较窄的频带内实现较高信息速率的传输，多进制的数字振幅键控（ MASK）又得到了运用，在信道条件较好而频带又较紧张的恒参信道中优先采用它。下面我们将对 2ASK 的调制系统进行讨论。 二、设计任务要求 用 EDA 技术设计一个 2ASK 调制系统并仿真测试，要求载波频率为 2.2MHZ。 三、 2ASK 调制的工作原理 数字信号对载波信号的振幅调制称为振幅键控即 ASK（ Amplitude Shift Keying）， 2ASK 是利用代表数字信息“ 0”或“ 1”的基带矩形脉冲去键控一个连续的载波，使载波时断时续地输出。有载波输出时表示发送“ 1”，无载波输出时表示发送“ 0”。借助幅度调制的原理，二进制振幅键控信号的码元可以表示为： 式中， 为载波角频率， s(t)为单极性 NRZ矩形脉冲序列，即 其中， g(t)是持续时间为 、高度为 1的矩形脉冲，常称为门函数； 为二进制数字 产生二进制振幅键控信号的方法，如图 7-1下所示 ，注意有两种：乘法器实现法和键控法。 nts广西工学院设计报告专用纸 3 1、相乘电路实现法 就是用乘法器基带信号 S(t）与载波信号 相乘就可以得到调制信号输出。乘法器用来进行频频搬移，相乘后的信号通过带通滤波器滤除高频谐波和低频干扰，带通滤波器的输出是振幅键控信号。 2、键控法 所谓的键控法就是一个开关电路，但是该开关电路是由输入的基带信号控制，同样也可以得到相同的输出波形。由于振幅键控的输出波形是断续的正弦波，所以有些时候也称二元制 ASK 为通断控制。为了控制开关电路，基带信号必须是矩形脉冲信号，高电平的时候，打开开关，低电平的时候，隔 壁开关。最典型的实现方法是用一个电键来控制载波振荡器的输出而获得。 2、 ASK信号调制原理 在接收端口， ASK信号的解调方法有两种，同步解调法和包络解调法。前者属于相干解调，后者为非相干解调。图 7-2（ a）为包络检波法解调器的原理方框图，其中的整流器和低通滤波器构成一个包络检波器。 7-（ b）为相干解调器的原理方框图，由于在相干解调中相乘电路需要有相干载波，该载波必须从接受信号中获取，并且与接受信号的载波信号具有相同的频率以及相同的相位，所以这种方法比包络解调法复杂。 S(t） 输出 （ a ）非相干解调 S（ t） 输出 （ b）相干解调 图 7-2 ASK信号解调原理框图 ASK 随机信号序列的一般表示式为： = 带通滤波 全波整流 低通滤波 抽样判决 带通滤波 相乘电路 低通滤波 抽样判决器 nts广西工学院设计报告专用纸 4 其中， 为二进制单极性随机振幅 ;g(t)为码元波形； T为码元持续时 间。 其 调制时间波形如图下所示： 接收的信号先通过一个带通滤波器，此带通滤波器的带宽恰好使信号的有用频谱通过并阻止带外的噪声通过。设在一个码元持续时间 T内，经过带通滤波器后的接收信号和噪声电压为： Y（ t） =s(t)+n(t) 00); CLK_temp ZZZZZZZZDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTNULL; END CASE; END PROCESS; data0); CLK_temp ZZZZZZZZDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTNULL; END CASE; END PROCESS; data=DOUT; END CLK_ARCH; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.std_logic_unsigned.all; USE IEEE.std_logic_arith.all; ENTITY lihua IS PORT(CLK:IN STD_LOGIC; START:IN STD_LOGIC; data1:out std_logic_vector (7 DOWNTO 0); END lihua; ARCHITECTURE one_lihua OF lihua IS COMPONENT CLKDIV PORT(CLK: IN STD_LOGIC; CLK_100: OUT STD_LOGIC); END COMPONENT CLKDIV; COMPONENT xulie PORT(CLK0,CLR:IN STD_LOGIC; Q0:OUT STD_LOGIC); nts广西工学院设计报告专用纸 18 END COMPONENT xulie; COMPONENT CLK1 PORT( CLOCK: IN STD_LOGIC; CODE: IN STD_LOGIC; data: out std_logic_vector (7 DOWNTO 0) ); END COMPONENT CLK1; SIGNAL temp1,temp2:STD_LOGIC; BEGIN U1:CLKDIV PORT MAP (CLK,temp1); U2:xulie PORT MAP (temp1,START,temp2); U3:CLK1 PORT MAP (CLK,temp2,data1); END ARCHITECTURE one_lihua; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.std_logic_unsigned.all; USE IEEE.std_logic_arith.all; ENTITY lihua IS PORT(CLK:IN STD_LOGIC; START:IN STD_LOGIC; DATA1:out std_logic_vector (7 DOWNTO 0); END lihua; ARCHITECTURE one_lihua OF lihua IS COMPONENT CLKDIV PORT(CLK: IN STD_LOGIC; CLK_100: OUT STD_LOGIC); END COMPONENT CLKDIV; COMPONENT xulie PORT(CLK0,CLR:IN STD_LOGIC; Q0:OUT STD_LOGIC); END COMPONENT xulie; COMPONENT CLK1 PORT( CLOCK: IN STD_LOGIC; CODE: IN STD_LOGIC; data: out std_logic_vector (7 DOWNTO 0) ); END COMPONENT CLK1; SIGNAL temp1,temp2:STD_LOGIC; BEGIN U1:CLKDIV PORT MAP (CLK,temp1); U2:xulie PORT MAP (temp1,START,temp2); U3:CLK1 PORT MAP (CLK,temp2,DATA1); END ARCHITECTURE one_lihua; nts广西工学院设计报告专用纸 19 得到的整体仿真图如下所示： 五、 心得体会 我通过这三周的通信课程设计，可以说是苦多于甜，但是可 以学的到很多很多的东西，同时不仅可以巩固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次设计，进一步加深了对 EDA 技术和通信之间的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在编写顶层文件的程序时，遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的
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