数字锁相环4046的锁相和压控振荡原理传感器采集设计
收藏
资源目录
压缩包内文档预览：
编号：517097
类型：共享资源
大小：142.80KB
格式：RAR
上传时间：2015-11-12
上传人：QQ28****1120
认证信息
个人认证
孙**（实名认证）
辽宁
IP属地：辽宁
3.6
积分
- 关 键 词：
-
毕业设计论文
- 资源描述：
-
数字锁相环4046的锁相和压控振荡原理传感器采集设计,毕业设计论文
- 内容简介：
-
引言 1 第一章 引言 1.1 锁相环基本原理 一个典型的锁相环（ PLL）系统，是由鉴相器（ PD），压控荡器（ VCO）和低通滤波器（ LPF）三个基本电路组成，如图 1， Ud = Kd ( i o) UF = Ud F（ s） i o 图 1 1.1.1鉴相器（ PD） 构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。 1 异或门鉴相器 异或门的逻辑真值表示于表 1，图 2 是逻辑符号图。 输入 输出 A B F 0 0 0 0 1 1 1 0 1 1 1 0 表 1 图 2 从表 1 可知，如果输入端 A 和 B 分别送 2 入占空比为 50%的信号波形，则当两者 存在相位差 时，输出端 F 的波形的 占空比与 有关，见图 3。将 F 输出波 形通过积分器平滑，则 积分器输出波形 的平均值，它同样与 有关，这样，我 们就可以利用异或门来进行相位到电压 的转换，构成相位检出电路。于是经积 图 3 分器积分后的平均值（直流分量）为： U U = Vdd * / (1) Vcc 不同的 ，有不同的直流分量 Vd。 与 V 的关系可用图 4 来描述。 从图中可知，两者呈简单线形关 1/2Vcc 系： Ud = Kd * (2) 1/2 Kd 为鉴相灵敏度 图 4 2 边沿触发鉴相器 前已述及，异或门相位比较器在使用时要求两个作比较的信号必须是占空比为 50%的波形，这就给应用带来了一些不便。而边沿触发鉴相器是通过比较两输入信号的上跳边沿（或下跳边沿）来对信FOo UKdtd V VPD L P F V C OUiUoVVABF_F = A B + A BFBAnts引言 2 号进行鉴相，对输入信号的占空比不作要求。 1.1.2 压控振荡器（ VCO） 压控振荡器是振荡频率 0 受控制电压 UF（ t）控制的振荡器，即是一种电压 频率变换器。 VCO 的特性可以用瞬时频率 0（ t）与控制电压UF（ t）之间的关系曲线来表示。未加控制电压时（但不能认为就是控制直流电压为 0，因控制端电压应是直流电压和控制电压的叠加）， VCO的振荡频率，称为自由振荡频率 om，或中心频率，在 VCO 线性控制范围内，其瞬时角频率可表示为： o（ t） = om + K0 UF（ t） 式中， K0 VCO 控制特性曲线的斜率，常称为 VCO 的控制灵敏度，或称压控灵敏度。 1.1.3 环路滤波器 这里仅讨论无源 比例积分滤波器如图 5。 其传递函数为： 1)(1)()()(212 s ssU sUsKiOF式中： 1 = R1 C ， 2 = R2 C 图 5 1.1.4 锁相环的同步与捕捉 锁相环的输出频率（或 VCO 的频率） o 能跟踪输入频率 i 的工作状态，称为同步状态，在同步状态下，始终有 o = i。在锁相环保持同步的条件下，输入频率 i 的最大变化范围，称为同步带宽，用 H 表示。超出此范围，环路则失锁。失锁时， o i，如果从两个方向设法改变 i，使 i 向 o 靠拢，进而使 o =（ i o） ，当 o 小到某一数值时，环路则从失锁进入锁定状态。这个使 PLL 经过频率牵引最终导致入锁的频率范围称为捕捉带 p。 同步带 H，捕捉带 p 和 VCO 中心频率 o 的 关系如图 6。 图 6 R1R2CUi Uo0 6 0 45 6VPH-onts引言 3 1.2 数字锁相环的研究现状 数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片 上去。在基于 FPGA 的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入 FPGA中，构成片内锁相环 . 锁相环是一个相位误差控制系统。它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来调整振荡器的频率，以达到与输入信号同频同相。所谓全数字锁相环路 (DPLL)就是环路部件全部数字化，采用数字鉴相器（ DPD）、数字环路滤波器 (DLF)、数控振荡器 (DCO)构成的锁相环路，其组成框图见图 1示。 当锁相环中的鉴相器与数控振荡器选定后，锁相环的性能很大程度依赖于数字环路滤波器的参数设置。 信号锁相技术广泛应用于自动化控制等领域。利用该技术可以产生同步于被锁输入信号的整数倍频或者分数倍频的输出控制信号。锁相环的基本结构是由鉴相、环路滤波、可控振荡器和 M倍分频等模块组成的一个反馈环路，如图 1所示。输入的被锁信号首先与同步倍频信号经过 M倍分频后产生的锁相信号进行鉴相处理，输出相位误差信号。环路滤波模块通常 具有低通特性，它将相位误差信号转化为稳定的控制信号，从而控制可控振荡器模块，产生稳定的频率信号输出。这个频率信号就是所需的同步倍频信号。如果整个反馈环路锁相稳定，锁相环输出的同步倍频信号的频率就是其输入的被锁信号频率的 M倍。假如被锁信号在输入鉴相模块之前又先被分频了 L倍，则锁相获得的同步倍频信号的频率就是被锁信号频率的 M/L倍 . 随着通信和控制向数字化方向发展，需要采用数字方式实现信号的锁相处理。然而，设计全数字锁相环存在许多问题。首先，由于在全数字的锁相环中，各种模拟电平信号变成了方波脉冲或者离散数 据的形式，而且数字控制的振荡信号源不再具有类似于模拟压控振荡器的近似线性特征，这使得数字锁相系统难以设计和分析。其次，传统的数字锁相系统仍然希望通过采用具有低通特性的环路滤波，从而获得稳定的振荡控制数据。但是，在基于数字逻辑电路设计的锁相环nts引言 4 系统中，利用逻辑算法实现低通滤波是比较困难的。于是，出现了一些脉冲序列低通滤波计数电路，其中最为常见的是“ n 先于 m”环路滤波器。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程， 难以进行线性近似，所以无法采用系统传递函数的分析方法确定锁相环中的设计参数，以及进一步分析锁相性能。此外，有一些数字鉴相方法产生的相位误差脉冲，不仅能反映被锁信号和锁相信号之间的频率差别，还能够利用脉冲宽度反映信号的相位差距。“ n 先于 m”环路滤波方法只对相位误差脉冲的个数进行计数，而没有利用脉宽与相位误差的关系，因此降低了锁相性能。锁相系统包括三个重要的性能指标：锁相范围、锁相速度和稳定性。已有数字锁相系统中的设计参数不能实现这三个性能指标的解耦控制和分析，使性能要求相互制约，无法满足较高的应用需要。 鉴于 上述原因，一些采用具有比例积分特性的数字控制方法来实现环路滤波，从而得到一种新型的全数字锁相环。这种锁相环的具体结构是可以基于数字逻辑电路实现的。在锁相环中应用比例积分控制不仅能够使锁相系统有效地工作，而且通过线性化近似手段，可以定量地计算锁相环的设计参数、评估锁相性能。 1.3 数字锁相环的简单介绍及几种应用 1.3.1 简单介绍 CD4046 是美国无线电公司（ RCA）的产品，主要用于调频和解调、频率合成及电压 /频率转换等。同类类型的器件有 CC4046、 MC14046 等，他们可以与CD4046互换使用。 利用 CMOS 固有的低功耗、宽工作电源、集成度高等特点，可以设计出性能良好、使用方便的锁相环单片电路。其中 CD4046 是一种能工作在 1MHZ 以下的通用 PLL 产品，它广泛应用于通信计算机接口领域。 图 7 示出 CD4046 的电路方框功能图。在这个单片集成电路中，内含两个相位比较器，其中 PD1 是异或门鉴相器；PD2 是边沿触发式鉴相器。另外电路中含有一个 VCO，一个前置放大器 A1，一个低通滤波器输出缓冲放大器 A2 和一个内部 5V 基准稳压管。 从图 7 可看出，引脚 （ 16）是正电源引入端；（ 8）脚是负电源端，在用单电源时接地 ；（ 6）脚，（ 7）脚外接电容C67；（ 11）脚外接电阻 R11 和 C67 决定了 VCO 的自由振荡频率；（ 12）脚外接电阻 R12，它用作确定在控制电压为零时的最低振荡频率 fomin ;(5)脚为A1P D 1P D 2V C OA2+-14346711125816213910151UiV C C4 0 4 6nts引言 5 VCO禁止端，当（ 5）脚加上“ 1”电平 图 7 CD4046原理图 （即 VDD）时， VCO停止工作，当为“ 0” 电平（即 VSS）时， VCO工作；（ 14）脚是 PLL参考基准输入端；（ 4）脚是 VCO输出；（ 3）是比较输入端；（ 2）和（ 13）脚分别是 PD1和 PD2的输出端；（ 9）脚是 VCO的控制端；（ 10）是缓冲放大器 的输出端；（ 1）脚和（ 2）脚配合可做锁定指示；（ 15）脚是内设 5V基准电压输出端 1.3.2 CD4046 的主要用途 1.3.2.1CD4046用作选频电路 CD4046是内之锁相环的数字集成电路。当有输入端叫输入一定幅值（ NIN 100mA）的信号时，若其频率 f 与 CD4046 内 VOC 的中心频率 f0相同，则相位比较器 PC的锁定指示输出端较有低电平 (约 0.1V)转为高电平（ 4.9V），既输出一个上跳脉冲。利用 CD4046这一特性，可在频份制药控系统中对频率为 f0的信号进行选频。 图所示电路是采用 CD4046的选频电路VDD1667U in149 1211U01CD 40 463413C1C2R1 R2R3V S S为实现 CD4046 内部 VOC 的频率捕捉和锁定功能，对 CD4046 的外围 RC 元件参数的设计按一下步骤进行。 为确保输入信号在 VCO 内频率捕捉、锁定，在 VCO 中心频率 f0附近应有容许的宽带，以便可靠的选出指令信号。中心频率 f0的只有外接元件 R1 、 C1 的参数确定。跟据设定的 fmin 求出 C1 、 R2 的值。 nts引言 6 根据设定的 fmax/fmin 求的值，求出 R2 / R1 并根据步骤 1 求得的 R2 求出R1 。按上述步骤求得的 C1 、 R2 、 R1 后，当输入信号的频率在 fmax-fmin 容许的范围内变化时，电路就能捕获并锁定，他输出的低电平转为高电平。 1.3.2.2 CD4046 用作可控振荡器 可利用 CD4046 内置压空振荡器 (VCO)和外引脚脚（ INH端）对 VCO的电平进行控制，若加两个元件 C1 、 R1 就组成了一个 CD4046可控多谐振荡器，它的电路图如图 所示 U04169U IN56711 3 8CD 40 46V S SC?R1V D DVDD166714U in9118U04CD 40 4653C?CA PR1V S S确定 VCO 中心频率 f0的振荡元件是 C1 、 R1 ，无需外接 R2 （ R2 =）， R2 用于有一定频率范围的振荡（既有频偏）。脚是 CD4046的 VCO的禁止端。当交接高电平（“”）， VCO 停止工作。反之， VCO 工作，开始振荡。若选 R1 =1.8M , 、 =0.47F则图示电路的脚为“ 0”， CD4046 可控振荡器的振荡频率为 2Hz；若 R1 =180k ,C1 =1000pF，则振荡频率约为 2500Hz。 1.3.2.3 CD4046用作频率调制器 利用 CD4046内置的压控振荡器（ VCO） ,从 VCO的控制端端输入一定幅值的音频信号，便可以从 VCO 的输出端脚得到该信号的调频信号。采用 CD4046 的频率调制器电路入图 所示 输入信号的频率调制是在 VCO的中心频率 f0进行的，确定 f0值的外电路仅与 R1 、nts引言 7 C1 的置有关。 1.3.2.4 CD4046用作调频解调器电路 利用 CD4046内置的 VCO和相位比较器 PC可对中心频率为 f0的调频信号进行解调。采用的图形如图所示 VDD1667U in149118U010CD 40 465342 Com po ne nt _1C1R3R1C2V S S将中心频率为 f0的调频信号加至 CD4046 信号的输入端，经 CD4046 内的前置放大后，再加之相位比较器 PC的一个输入端。相位比较器 PC的另一个输入端来自 VCO的控制信号，该控制信号的中心频率于外加的输入信号的调频信号的中心信号 f0相同。因此，加至 PC的两个输入信号为同频信号。经 PC进行相位比较、鉴相后， PC便输出一个与音频信号具有相同变化频率的得包络信号，然后经低通滤波除载频后，便输出解调后的音频信号。 1.4 本论文的目标和方案 1.4.1目标 本设计运用数字锁相芯片具有的锁相和压控振荡功能，产生高频振荡，驱动可变计数器进行不同分频，产生的与汽车转速成正比的信号经计数、译码后显示测量结果。配以合理的传感器采集信号，可用于
- 温馨提示:
1: 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
2: 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
3.本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。
人人文库网所有资源均是用户自行上传分享，仅供网友学习交流，未经上传用户书面授权，请勿作他用。
川公网安备: 51019002004831号