毕业设计164黑龙江科技学院计数时钟系统设计
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电气电子毕业设计论文
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毕业设计164黑龙江科技学院计数时钟系统设计,电气电子毕业设计论文
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电气与信息工程学院实践基地 实践报告 黑龙江科技学院 综合性、设计性实践报告 实践项目名称 计数时钟系统设计 所属课程名称 ASIC 实 践 日 期 2008 .3 .13 2008 .3 .18 班 级 电 气 05-10 班 学 号 12 号 姓 名 李 旭 涛 成 绩 电气与信息工程学院实践基地 nts电气与信息工程学院实践基地 实践报告 实验概述： 【实验目的及要求】 实验目的： 1、了解学习 MAX+plus的目的与意义； 2、掌握 MAX+plus绘制电路原理图方法与技巧； 3、掌握 MAX+plus设计方法 与技巧。 实验要求： 1、熟练掌握 FPGA/CPLD 开发工具软件 MAX+plus的使用方法和相关技巧 . 2、达到能熟练运用 VHDL 语言独立完成各类数字系统的设计。 3、学会撰写工程实践总结报告。 4、通过查阅手册和文献资料，培养独立分析和解决实际问题的能力。 5、培养严肃认真的工作作风和严谨的科学态度。 【实验原理】 以下为汇总的时钟系统的电路原理图： 【实验环境】（使用的软件） MAX+plus 10.2BASELINE 软件；计算机；超级万能试验仪 nts电气与信息工程学院实践基地 实践报告 实验内容： 【实验方案设计】 采用模块化 设计方法，该技术十种系统由模 60 秒计数模块，模 60 分计数模块，模 24 小时计数模块，分 /时设定模块及输出显示模块构成，秒计数模块的进位输出为分计数模块的进位输入，分计数模块的进位输出为小时计数模块的进位输入。 以下为时钟系统中模 24 小时计数模块源程序流程图 【实验过程】（实验步骤、记录、数据、分析 ） 实验步骤 ： 1. 打开 MAX+plus 10.2BASELINE 软件，分别输入时钟程序，并进行编译 2. 编译成功，进行波形分析； 3. 绘制六段程序的电路图，并进行封装； 4. 绘制时钟程序的汇总电路图； 5. 进行编译； 6. 进行波形 分析； 7. 将超级万能实验仪与计算机连接，并进行管脚分配； 8. 将程序下载到实验仪中； 9. 按照管脚的分配用导线进行连接； nts电气与信息工程学院实践基地 实践报告 10 打开实验仪的开关，时钟计数开始，并且正常计数，则证明下载成功。 实验分析： 设计一个秒计数模块 ： LIBRARY ieee; USE ieee.all; USE ieee.STD_LOGIC_1164.ALL; USE ieee.STD_LOGIC_unsigned.ALL; USE ieee.STD_LOGIC_arith.ALL; -调人要使用的库函数 ; ENTITY xsecond IS PORT( clk : IN STD_LOGIC; clkset: in STD_LOGIC; setmin: IN STD_LOGIC; reset : IN STD_LOGIC; secout : OUT STD_LOGIC_VECTOR(6 downto 0); enmin : OUT STD_LOGIC); ENDxsecond; -端口内容 ,确定输入输出的名称与结 构 ARCHITECTURE xsecond_arch OF xsecond IS -实体部分 ; SIGNAL sec:STD_LOGIC_VECTOR(6 downto 0); SIGNAL secl: STD_LOGIC; SIGNAL emin: STD_LOGIC; BEGIN PROCESS (reset,sec,emin,setmin,clkset) -第一个进程开始 ; BEGIN if reset=0then -当 reset=低电平时 , enmin=0; ; secout=0000000; secl=1; else secl=0; secout=sec; if clkset=1 and clkset event then -当 clkset接到高电平且上升沿时 ; if setmin=0then -并且 setmin为 0时 ; enmin=1; -把 1赋给 enmin; else enmin=emin; 一系列的条件判断分析 ; END if; END if; END if; END process; -第一个进程结束 ; nts电气与信息工程学院实践基地 实践报告 PROCESS (clk,secl) -第二个进程开始 ; alias lcount:STD_LOGIC_VECTOR(3 downto 0) is sec(3 downto 0); alias hcount:STD_LOGIC_VECTOR(2 downto 0) is sec(6 downto 4); BEGIN if secl=1 then -当 sec1为高电平 , sec=0000000; else if clk=1 and clk event then -当 clk为高电平且上升沿时 , if lcount=9 then -当 lcount为 9时 0000 赋给 lcount; lcount=0000; if hcount/=5 then -当 hcount不为 5时 , hcount=hcount+1; - hcount+1赋给 hcount, emin=0; else hcount=000; emin=1; END if; Else lcount=lcount+1; - lcount+1赋给 lcount, emin=0; -又是一系列条件判断分析 ; END if; END if; END if; END process; -第二个进程结束 ; END xsecond_arch; -本段程序结束 ; 仿真结果 ： 【 结论 】 （结果） 完成时序仿真分析后将设计的系统通过下载线编程下载到实验系统上进一步验证设计的正确性，从而完成系统的硬件测试。 nts电气与信息工程学院实践基地 实践报告 【 小结 】 五天的实践就这 么结束了，这周的内容是 ASIC, 学到了不少的东西，特别是学会了 MAX PLUS这个软件，学会了基本的操作和编程的方法，当然还
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