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毕业设计30DDS的VHDL语言实现及其高纯谱研究
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电气电子毕业设计论文
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毕业设计30DDS的VHDL语言实现及其高纯谱研究,电气电子毕业设计论文
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DDS 的 VHDL 实现及其高纯谱研究 内容摘要 ： 频率合成技术在现代电子技术中具有重要的地位。在通信、雷达和导航等设备中，它可以作为干扰信号发生器；在测试设备中，可作为标准信号源，因此频率合成器被人们称为许多电子系统的“心脏 ” 。直接数字频率合成（ DDS Digital Direct Frequency Synthesis）技术是一种全新的频率合成方法，是频率合成技术的一次革命。本文 主要分析了 DDS的 基本 原理及 其输出频谱特点 ， 并采用 VHDL语言在 FPGA 上实现。对于 DDS的输出频谱，一个较大的缺点是：输出杂散 较大。针对这一缺点本文使用了两个方法加以解决。首先是压缩 ROM查找表，在相同 ROM容量的情况下，压缩后相当于把 512 点查找表扩展为 2048点，过采样的引入提高了 DDS输出谱的纯度。其次，采用了相位随机抖动技术 ， 引入了 M序列作为 DDS采样输出的相位随机抖动，这个方法把原来的均匀查表抽样变成为伪随机非均匀抽样，使得 DDS输出谱的杂散分量白化，同样使输出频谱纯度得到提高。本文最后用频谱分析仪做了相关实验测试，在实验上验证了设计思想。 关键词 ： DDS FPGA VHDL M 序列 频谱 The realization of DDS with VHDL and its high pure spectrum research Abstract； The frequency synthesis technology has the important status in the modern electronic technology. In equipment such as correspondence, radar and navigation, it may work as the unwanted signal generator; In the test facility, may work as the standard signal source, therefore the frequency synthesizer is called by the people as the heart of many electronic systems .DDS Digital Direct Frequency Synthesis technology is one brand-new frequency synthetic method, is a frequency synthesis technology revolution. This paper analyzes the basic principle of DDS and its output frequency spectrum characteristic, and realizes it with VHDL language on FPGA. In regard to the output frequency spectrum of DDS, a shortcoming is: The output spurious is bigger. In view of this shortcoming this article uses two methods to solve. First compress the ROM search table, in the same capacity of ROM, it is equal to expand 512 searches tables to 2,048 after the compression, the introduction of over sampling enhance the spectrum purity of DDS output. Then utilize the phase random dither technology, use the M sequence as the phase random dither of the DDS sampling output .this method causes evenly look up table sampling turn to for pseudo-random non- even sampling, it make the output spurious component of DDS change to white noise, similarly enhance purity of the output frequency spectrum to This article finally used the spectrum analyzer to do the correlation experiment test, has confirmed the design thought at the experiment. Key words: Digital Direct Frequency Synthesis FPGA VHDL M sequence Spectrum nts 1 nts 2 目 录 一、频率合成技术概述及 DDS 性能特点 . 3 （一） 频率合成技术概述 . 3 （二） DDS 特点 . 4 二、 DDS 基本原理 . 5 （一） 波形存储器基本原理 . 5 （二） DDS 基本原理 . 5 （三） DDS 设计中的参数选择 . 7 （四） 小结 . 7 三、 DDS 的 VHDL 语言实现 . 8 （一） EDA 技术与 VHDL 语言 . 8 （二） DDS 的 FPGA 实现方法 . 9 （三） 开发平台 . 9 （四） 基本 DDS 的 VHDL 实现与仿真 . 9 四、 提高输出频谱纯度的方法与实验验证 . 13 （一） DDS 的频谱纯度提高方法简述 . 13 （二） 相位随机抖动原理与 VHDL 实现 . 14 （三） 频谱纯度提高的实验验证 . 19 五、程序下载及硬件调试 . 19 （一） FPGA 的配置和下载 . 19 （二） 调试与程序固化 . 20 六、结束语 . 20 七、 致谢 . 21 参考文献 . 21 附录 . 22 （一） 各组成模块的 VHDL 程序 . 22 (二 ) 实物照片图与测试数据 . 29 nts 3 DDS 的 VHDL 实现及其高纯谱研究 一、频率合成技术概述及 DDS 性能特点 （一） 频率合成技术概述 频率合成是指由一 个或多个频率稳定度和精确度很高的参考信号源通过频率域的线形运算，产生具有同样稳定度和精确度的大量离散频率的过程。实现频率合成的电路叫频率合成器，频率合成器是现代电子系统的重要组成部分。它在很多领域都有很广泛的应用。如在通信、雷达、导航、遥控摇测、电子对抗、以及现代化的仪器仪表的领域，都可以看到频率合成器的身影， 由于它应用领域的广泛，所以 人们对 它 进行了深入的 研究 。 到现在为止，已经发展到了第三代频率合成技术。 随着电子技术的不断发展，对频率合成器的要求越来越高，频率合成器的主要性能指标有： 1 输出频率范围 频率范围是指频率合成器输出最低频率和输出最高频率之间的变化范围，它包含中心频率和带宽两个方面的含义。 2频率稳定度 频率稳定度是指在规定时间间隔内，频率合成器输出频率偏离标定值的数值，它分长期，短期和瞬间稳定度三种。 3频率间隔 频率间隔是指两个输出频率的最小间隔，也称频率分辨率。 4频率转换时间 频率转化时间是指输出 由 一个频率转换到另一个频率的时间。 5频率纯度 频率纯度以杂散分量和相位噪声来衡量。杂散又称寄生信号，分为谐波分量和非谐波分量两种。主要由频率合成过程中的非线形失真产生；相位噪声是衡量 输出信号抖动大小的参数。 6调制性能 调制性能是指频率合成器的输出是否具有调幅、调频、调相等功能 。 频率合成器的实现方法有三种：直接模拟频率合成、间接频率合成和直接数字频率合成。 直接模拟频率合成技术是一种早期的频率合成技术，它用一个或几个参考频率源经谐波发生器变成一系列谐波，再经混频、分频、倍频和滤波等处理产生大量的离散频率。这种方法的优点是频率转换时间短、相位噪声低，但是由于采用大量的混频、分频、倍频和滤波等途径，使频率合成器的体积大，成本高，结构复杂，容易产生杂散分量，且难于抑制。 间接频率合成技术 又称锁相式频率合成，它是利用锁相技术实现频率的加、减、乘、除。其优点是由于锁相环路相当于一 个 窄带跟踪滤波器，因此能很好地选择所需频率的信号，抑制杂散分量，且避免了大量使用滤波器，十分有利于集成化和小型化。此外，一个设计良好的压控振荡器具有高的短期频率稳定性，而标准频率源具有高的长期频率稳定度，锁相式频率合成器把这两者结合在一起，使其合成信号的长期频率稳定度和短期频率稳定度都很高。但锁相式频率合成器的频率转换时间较长，单环频率合成器的频率间隔不可能做得很小。 直接数字频率合成（ DDS Digital Direct Frequency Synthesis） 技术是一种全新的频率合成方法，是频率合成技术的一次革命。这种技术首先由美国学者 J .Tierny， C.M.Rader和 B.Gold三人于 1971年首次提出，但限于当时的技术和工艺水平， DDS 技术仅仅在理论上进行了一些探讨，而没有应用到实际中去。随着微电子技术的迅速发展，直接数字频率合成（ DDS Digital Direct Frequency Synthesis） 得到了飞速发展， 它以有别于其它频率合成方法nts 4 的优越性能和特点成为现代频率合成技术中的 佼佼者 。具体体 现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。 （二） DDS特点 DDS是一种全数字化的频率合成器，由相位累加器、波形 ROM、 D/A转换器和低通滤波器构成。时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于 ROM的地址线位数，幅度量化噪声取决于 ROM的数据位字长和 D/A转换器位数。 DDS在相对带宽、频率转换时间、相位连续性、正交输出以及集成化等一系列性能 指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。 它的一些优点如下： 1.输出频率相对带宽较宽 输出频率带宽为 50%（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到 40%。 2.频率转换时间短 DDS是一个开环系统，无任何反馈环节，这种结构使得 DDS的频率转换时间极短。事实上，在 DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率 转换 时间等于频率控制字的传输，也就是一个时钟 周期的时间。时钟频率越高，转换时间越短。 DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。 3.频率分辨率极高 若时钟的频率不变， DDS的频率分辨率就是 由 相位累加器的位数 N决定。只要增加相位累加器的位数 N即可获得任意小的频率分辨率。目前，大多数 DDS的分辨率在 1Hz数量级，许多小于 1mHz甚至更小。 4.相位变化连续 改变 DDS输出频率，实际上改变的 是 每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。 5.输出波形 的灵活性 只要在 DDS内部加上相应控制如调频控制 FM、调相控制 PM和调幅控制 AM，即可以方便灵活地实现调频、调相和调幅功能，产生 FSK、 PSK、 ASK和 MSK等信号。另外，只要在 DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当 DDS的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出。 6.其他优点 由于 DDS中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。 DDS也有局限性 ，主要表现在： 1.输出频带范围有限 由于 DDS内部 DAC和波形存储器（ ROM）的工作速度限制，使得 DDS 输出的最高频有限。目前市场上采用 CMOS、 TTL、 ECL工艺制作的 DDS 芯 片，工作频率一般在几十 MHz至 400MHz左右。 采用 GaAs工艺的 DDS 芯片工作频率可达 2GHz 左右。 2.输出杂散大 由于 DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差（由存储器有限字长引起）造成的杂散和 DAC非理想特性造成的杂散 。 nts 5 二、 DDS 基本原理 （一）波 形存储器基本原理 波形存储器（ ROM） 图 1 ROM 内部存取数原理 DDS 采用的是全数字结构，它将用一定的算法预先把以时钟频率对正弦信号进行抽样得到的值放存储器中。这里以 ROM为例。如果 ROM有 N条地址线，则这个存储器的存储空间为 2N 。存储器中的数据与波形的关系如图 1 所示。假如在 2N 个存储单元内存放了一个周期的 正 弦波形数据，则每个单元内的数据就表示正弦值的大小， 这种存储器称为波形数据存储器。如果重复地从 0 2N -l 单元读出波形数据存储器中的数据，在波形数据存储器的输出端就会得到周期的正弦序列。此时得到的数据是抽样量化后的正弦信号。如果将周期的正弦序列输入到 D/A转换器，则会在 D/A转换器的输出端得到连续的正弦电压或电流。输出序列的周期是由时钟周期来确定的。设时钟周期为 Tclk，且 ROM的地址长度为 2N ，则输出信号的周期为 Tout=2N Tclk。这说明输出信号的周期与时钟周期成正比，时钟频率越高，读取信号一个周期时间越短，信号频率越高。 （二） DDS基本原理 对于正弦信号发生器，它的输出可以用下式来描述： SOUT=Asin t=Asin(2 foutt) （ 1） 其中 SOUT是指该信号发生器的输出信号波形， fout是指输出信号对应的频率。上式的表达对于时间 t是连续的，为了用数字逻辑式实现该表达式，必须进行离散化处理，用基准时钟 clk进行抽样，令正弦信号的相位： =2 foutt （ 2） 在一个 clk周期 Tclk,相位的变化量为： =2 foutTclk=clkoutff2（ 3） 地址译码 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 可寻址空间 2N 在 2N 个单 元内存储一个周期的波形 nts 6 其中 fclk是指 clk 的频率对于 2可以理解为“满 ” 相位，为了对进行数字量化，把 2切割成 2N 份，由此每个 CLK周期的相位增量用量化值 B来描述： B2 2N , 且 B为整数。与式 （ 3） 联立。可得 clkoutN ffB2 B=2N clkoutff（ 4） 显然，信号发生器的输出可能为： SOUT=Asin(1k+ )=AsinN22 (B 1k + B ) =Afsin (B1k+ B) （ 5） 其中1k指前一个 clk 周期的相位值，同样得出 B1k21k 2N （ 6） 由上面的推导，可以看出，只要对相位的量化增量进行简单的累加运算，就可以得到正弦信号的当前值，而用于累加的相位增量量化值 B决定了信号的输出频率 fout，并呈现简单的线形关系。直接数字合成器 DDS就是根据上述原理而设计的数字控制频率合成器。 图 2 基本 DDS 结构 如 图 2所示的是一个基本的 DDS结构，主要由相位累加器、同步寄存器、正弦 ROM查找表、D/A 构成。 相位累加器是整个 DDS 的核心，在这里完成上文原理推导中的相位累加功能。相 位累加器由 N位加法器与 N位累加寄存器级联构成。 相位累加器的输入是相位增量 B， 又由于B与输出频率 fout是简单的线形关系： B=2N clkoutff。相位累加器的输入 即相位增量 又可以频 率 控 制 字 相 位 累 加 器 正弦查表（ ROM） D/A 参考时钟源 nts 7 称为频率 控制字 ，用 K来表示。 每来一个时钟脉冲 fclk，加法器将 频率字 k与累加寄存器输出的累加相位数据相加，把相加后的结果送到累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个 时钟 输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的 输 出频率就是 DDS输出的信号频率。K 的大小控制了地址加法器输出的递增速率。 在此设计中，把 K 设计 成可变值，增加了频率控制的灵活性。其中， K的最小为 1，最大为 511。在时钟频率 fclk不变的情况下， K的大小控制了 D8 D0从最小到最大变化所用的时间。 K大，每次运算的结果较前一次的数据增长就大，因而地址数据循环一周所需时间就短，这意味着 D/A 转换器输出的波形频率就高。反之则相反。 用相位累加器输出的数据作为波形存储器（ ROM）的相位取样地址。这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到 D/A 转换器， D/A 转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。 （三） DDS设计中的参数选择 一般而论， DDS的组成形式如图 2 所示。 图中波形数据存储器的全部数据被读出一次的频率为： f=Nclkf2 K （ 7） 式中： f：波形数据存储器输出信号的频率； N：地址加法器的数据宽度； K： 频率控制字； fclk：系统的时钟频率； （四）小结 综上所述， DDS由以下两次变换实现： 1.从不变量 K以时钟 fclk产生量化的相位序列。 这个过程一般由一个以 fclk作时钟的 N位相位累加器来实现。如图 3所示 图 3 产生相位序列的过程 2.从离散量化的相位序列产生对应的正弦信号的离散幅度序列。 这个过程可由对波形 ROM 的寻址来完成，如图 4 所示。 图 4 产生正弦幅度序列的过程 把量化的数字波形经 D/A转换，再经过低通滤波器就得到频率为 f 的正弦信号。 累 加 器 频率控制字 N 位 寄 存 器 相位量化序列 相位量化序列 波 形 ROM 正弦幅度序列 nts 8 不变量 K被称为相位增量，也叫频率控制字。当 K=1时， DDS输出最低频率（也即频率分辨率）为Nclkf2 ，因此，只要 N足够大， DDS可以得到很细的频率间隔。要改变 DDS输出频率，只要改变 K即可。 DDS的最大输出频率由 Nyquist采样定理决定，即为2clkf。 三、 DDS 的 VHDL 语 言实现 （一） EDA技术 与 VHDL语言 1 EDA技术 现代电子设计的核心是 EDA（ Electronic Design Automation）技术。它是一种实现电子系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，它吸收了计算机领域的大多数最新研究成果，以高性能的计算机作为工作平台，是 20 世纪 90 年代从CAD(Computer Aided Design,计算机辅助设计 )、 CAM (Computer Aided Manufacture，计算机辅助制造 )、 CAT (Computer Aided Test，计算机辅助测试 )和 CAE (Computer Aided Engineering，计算机辅助工程 )的概念发展起来的。 EDA工具是以计算机的硬件和软件为基本工作平台，集数据库、图形学、图论与拓扑逻辑、计算数学、优化理论等多学科最新成果研制而成的计算机辅助设计通用软件包。 它依赖功能强大的计算机，在 EDA 工具软件平台上，对以硬件描述语言 HDL（ Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真测试，直至实现既定的电子硬件电路系统功能。 EDA 技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和 EDA 软件来完成对系统硬件功能的实现。 EDA 技术和可编程逻辑器件给今天的硬件系统设计者提供了强有力的工具，使得电子系统发生了质的变化。传统的“固定功能集成块 +连线”的设计方法正逐步地退出历史舞台，而基于芯片的设计方法正在成为现代电子系统的主流。 2 VHDL语言 硬件描述语言 (HDL-Hardware Description Language) 是 一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。它可以使数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用 EDA 工具进行仿真，再自动综合到门级电路，再用 PLD或 ASIC实现其功能。 硬件描述语言的发展至今己有 20多年的历史，并成功地应用于设计的各阶段 :仿真、验证、综合等。到 20 世纪 80 年代时，已出现了上百种硬件描述语言，它们对设计自动化起到了极大的促进和推动作用。但是，这些语言一般各自面向特定的设计领域与层次，而且众多的语言使用户无所适从，因此急需一种面向设计的多领域、多层次、并得到普遍认 同的标准硬件描述语 言 。进入 80年代后期，硬件描述语言向着标准化的方向发展。最终， VHDL和 Verilog HDL语言适应了这种趋势的要求，先后成为 IEEE 标准。 VHDL诞生于 1982 年，它的英文全名是 VHSIC Hardware Description Language，而 VHSIC则是 Very High Speed Integerated Circuit.的缩写词，意为甚高速集成电路。 1987 年，VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言。自 IEEE 公布了 VHDL 的标准版本(IEEE-1076 )之后，各 EDA公司相继推出了自己的 VHDL设计环境，或宣布自己的设计工具可以和 VHDL接口。 1993 年， IEEE对 VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展 VHDL的内容，公布了新版本的 VHDL，即 IEEE 标准的 1076-1993版。 VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特性的nts 9 语句外， VHDL的语言形式、描述风格与句法是十分类似于一般的计算机高级语言。 VHDL的程序结构特点是将一项工程设计，或称设计实体 (可以是一个元件，一个电路模块或 一个系统 )分成外部 (或称可视部分，即端口 )和内部 (或称不可视部分，即涉及实体内部功能和算法的完成部分 )。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是 VHDL系统设计的基本点。 （ 二 ） DDS的 FPGA 实现 方法 虽然 目前 市场上有 较 多 功能 完备 的 DDS芯片 ， 但是 一般属于高速芯片， 价格较高，同时 专用型的 DDS 控制方式相对固定。在低速应用方面 利用 FPGA 设计 则可以根据需要方便地实现各种比较 复杂的 功能，具有良好的 灵活 性 。因此 本文采用了 FPGA 设计 DDS 芯片 ,利用软件MaxPlusII 就可以 设计 我们需要的功能 模块 。 本系统硬件设计中， 采 用的 时钟 频率是 10MHz，使用 了 EPF10K20TC144-4 的 FPGA。 在该芯片上，通过 VHDL 硬件描述语言设计 完成以下功能的模块及相关控制单元，最后把这些模块连接起来构成一个完整系统就可实现 DDS。主要有： 可控相位累加累减器； 判决控制器； 寄存器 ； M序列发生器； 延时器； （ 三 ）开发 平台 DDS 技术的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模 大 、可编程，以及有强大 EDA 软件支持等特性 ，十分适合实现 DDS技术。 在一般的设计开发中，我们常使用由 PLD 公司提供的集成 EDA 软件，这些集成的开发软件提供了设计输入编辑器、 HDL综合器、 FPGA/CPLD 适配器、门级仿真器和编程下载器等一整套完整的开发工具，如 Lattice的 ISP-LEVER 和 ISP-Design EXPERT, Altera 的 MaxPlus II 和 Quarters II、 Xilinx 的 ISE和 Foundation等。 Altera 是著名的 PLD 生产厂商，多年来一直占据着行业领先的地位。 Altera 的 PLD 具有高性能、高集成度和 高性价比的优点，此外它还提供了功能全面的开发工具和丰富的 IP 核、宏功能库等，因此 Altera 的产品获得了广泛的应用。 Altera 的产品有多个系列，按照推出的先后顺序依次为 Classic 系列、 MAX （ Multiple Array Matrix ）系列、 FLEX（ Flexible Logic Element Matrix）系列、 APEX（ Advanced Logic Element Matrix）系列、 ACEX系列、 Stratix 系列以及 Cyclone等。 Maxplus II 是 Altera 提供的 FPGA/CPLD 开发集成环境。它是 一个完整的 EDA 开发软件，可完成从设备输入、编译、逻辑综合、器件适配、设计仿真、定时分析、器件编程的所有过程。Maxplus II界面友好，使用便捷，被誉为业界最易学的 EDA软件。它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。我们在此设计中就是利用的 MaxPlusII这个软件。 （ 四 ） 基本 DDS的 VHDL 实现与仿真 在此设计中 ,利用 了 正弦信号在不考虑信号的极性的情况下 ,四分之一周期能够包含一个周期内的所有内容 的原理。因此， 本文中 在 ROM 中 只 储存了 正弦 波 四分之一周期的 采样 值 ,采用 VHDL 语言编写出控制语言 ，并结合硬件， 实现 了 通过 D/A 转换器 就 能恢复出正确的正弦值的系统功能 。由于仅仅储存了 正弦波 四分之一周期的 采样 值，提高了 ROM 的利用率，从而提高了 频率分辨率 。在此 设计思想 上，设计出了以下几个部分实现 DDS的功能。 1.实现判决控制功能的模块 由于选用的 FPGA芯片 EPF10K20TC144-4 中 ROM的 最大容量 为 12.288Kbit， 有两个 ROM每个 ROM 宽度为 8bit，各为 6.144Kbit。 在本 设计中只 需要 一个 ROM，因此可 以把它们合并起来构成 16比 特储存宽度。 由此可 得 到 地址线的长度为 nts 10 2N =6144/8=768 N 9.58 N可 取 9 以上计算表明 可以在 ROM 中 最大 存 入 768 个 查找点 .本文中为了方便，取 512 个 点，这个值刚好是 29将 大大方便后面的设计。实验表明 要达到 最大 768个点 ，编译时要出错 ，该 选用的FPGA的 EAB单元还不足够。 . 由于设计思路是在 ROM中只存入四分之一周期的数据，这样可以提高 采样点数 ， 使输出 频率范围更 宽 。因此，设计了一个实现判决控制功能的模块。在此模块中 ， 实现的功能是 对 输入的时钟进行计数并通过与除法器输出的数 据 比较并判决， 由判决的结果 控制相位累加累减器的加减计数功能同时输出控制信号控制输出信号的符号 ,因此利用 VHDL语言设计出了可实现此功能的模块。 仿真结果如图 5所示。 可以看出，通过频率控制字的控制，输出端输出了控制累加累减的信号“ enable”以及控制符号的信号“ zhengfu”。所以 此模块可以实现记数及判 决 功能 。 判决控制模块部分程序： cc: process(clk,cout) begin if clkevent and clk=1then if cout=000 then enable=000 and cout001 and cout0); end if; end if; end if; ddsout Dout Dout Dout Dout null; end case; end process a; 图 21 延时后的输出地址 nts 19 （三） 频谱纯度提高的实验验证 采用了 惠普 HP3562A 频谱分析仪 ，对加入随机相位抖动序列的 DDS输出频谱和没有加随机抖动序列的输出谱进行了比较 ， 测试了 几组数据见表 1。从输出的频谱特点来看 （见图 22， 23）没有加入随机相位抖动的 DDS输出谱是离散的，而加入随机抖动序列的输出谱类似连续谱 。 比较靠近主瓣的第一杂散谱最大峰值与主瓣 峰值 的差，可以看到加入随机相位抖动序列后 主瓣与第一杂散谱最大 峰 值之差增大，这表明 DDS输出谱的动态范围 的确 提高了， 证明了 随机序列的确提高了输出谱的 动态范围从而提高了谱的 纯度， 具体 数值见表 1。 图 22 未加入 M 序列的频谱 图 23 加入 M 序列的频谱 表 1 频谱测试 数据 DDS 输出频率 未加入随机抖动时的基波分量 未加入随机抖动时的一次谐波分量 加入随机抖动时的基波分量 加入随机抖动时的一次谐波分量 DDS 输出谱无杂散动态范围提高程度 1KHz 5.19dBVrms -27.5dBVrms 5.2dBVrms -28.6dBVrms 1.11dBVrms 1.87KHz 4.83dBVrms -21.87dBVrms 4.6Vrms -23.45Vrms 1.35dBVrms 2.25KHz 4.6 dBVrms -20.75dBVrms 4.1dBVrms -22.5dBVrms 1.25dBVrms 注： 由于 本文所用的 频谱分析仪的测试范围 较小（ 0 100KHz） 不能在 全频段范围分析频谱，本文中只做了较低输出频率时的比较 。 五 、 程序下载及硬件 调 试 （一） FPGA的配置和下载 Altera 公司的 FPGA 器件有两类配置下载方式：主动配置下载方式和被动配置下载方式。nts 20 主动配置下载方式由 FPGA 器件引导配置操作过程，它控制着外部存储器和初始化过程；而被动配置方式则由外部计算机或控制器 控制配置过程。 FPGA在正常工作时，它的配置数据（下载进去的逻辑信息）存储在 SRAM中。由于 SRAM的易丢失性，每次加电时，配置数据都必须重新下载。在实验系统中，通常用计算机或控制器进行调试，因此可以使用被动配置方式。而在实用系统中，多数情况下必须由 FPGA主动引导配置操作过程，这时 FPGA将主动从外围专用芯片中获得配置数据。而此芯片中的 FPGA 配置信息是用普通编程器将设计得到的 POF 格式的文件烧录进去的。 Altera提供了一系列 FPGA 专用配置器件，即 EPC型号的存储器。专用配置 芯 片通常是串行的 PROM器件。大容量 PROM器件也可提供并行接口，按可编程次数分为两类：一类是 OTP（一次可编程）器件；另一类是多次可编程的。在此设计中采用的配置器件 EPC1441 是 OTP型串行PROM。 Altera 公司为不同系列的器件提供了不同的程序下载方式。 MAX 器件可以通过 JTAG 断口下载编程或者专用编程器进行编程下载： FLEX 器件可以通过 JTAG 端口下载、 ByteBlaster 编程电缆并行口 PS（被动串行）配置或者使用串行 PROM配置实现。 除 了使用 ByteBlaster进行并行下载，还可以使用 BitBlaster进行 串行下载和用 ByteBlasterMV进行并行下载 等 。 （二） 调试与 程序 固化 在用 VHDL语言将 DDS 各模块设计出来后，通过 JTAG下载验证程序的可行性，最后根据硬件上使用的芯片 EPF10K20TC144 的 I/O口进行分配。 然后对生成的原理图进行 在线 仿真， 在 实验 上证明系统的正确性。 如果 验证成功，就可以把生成的 POF 文件用编程器烧写在 配置芯片EPC1441 里，这样整个电路板就可以独立运行，可投入到实际需要 DDS 的电子系统中使用。 如果出现错误，预想的功能不能实现，可以采用下面的方法调试： 1，把 各 部分模块单独下 载到芯片中，验证各部分模块功能是否正确。 2， 不单独分割模块，而在原来的顶层设计中添加关键点的信号输出，把关键点输出分配到预留的 管脚上 ，这样就可以用示波器检验各关节点工作波形，通过示波器的波形观察可以发现问题所在位置，以便修改设计。 六 、 结束语 本文就 DDS 的实现原理进行了较深入的研究，从理论出发，在 MaxPlus II 软件的开发环境下，对 DDS 的 VHDL 语言 及其高纯谱 实现进行了研究，并结合硬件测试 ，对 输出频谱进行分析。主要 工作 包括以下几个方面： 1.首先就频率合成的发展史做了一个阐述，说明了 DDS 的优点和缺点。同时从理论上分析了 DDS的原理，推导了输出信号的表达式。 2. 介绍了 EDA的技术及其发展状况，同时对硬件描述语言作了一个简单 归纳 ，对 FPGA/CPLD的开发流程作了说明。 EDA 技术作为现代电子设计技术的核心，已经成为芯片开发的一种潮流 ，文中对 开发软件 MaxPlusII 也 做了介绍。 3.采用了 FPGA 用 VHDL 语言编写程序实现 DDS 的功能 。本文 没有选用专用的 DDS 芯片 ， 由于是 完全自主 的 开发， 因此 具有灵活、方便、性价比高、易于升级的特点。设计采用 了 自顶向下的设计方法 ，由功能划分到模块设计 ， 做了 大量 仿真 分析 ， 在 理论上证明了设计的模块的可行性 、 正确性 。 4. 在实验上 对 DDS输出信号的频谱进行了分析 ，证明了 M序列的加入的确提高了输出谱的动态范围，提高了输出频谱的纯度。 总结全文， 本文 的主要 特 点 可归纳为如下几点 ： 首先， 设计了可变时钟源， 增加了 DDS输出频率的可选性 ； 其次，采用了 压缩存储数据 的方法 等效地增大 了 ROM 数据寻址位 ， ROM 只保存正弦波 0， /2区间的数据，利用对称性来恢复其 它 象限的数值，得到 4:1的数据压缩比 ，改进了 DDS的输出 ； 最后，采用 相位 随机抖动法 实现了查找 输出 的非均匀抽样，输出 提高 了 输nts 21 出波形的频谱纯度。 重要的是 各种措施的应用最后在 实验 中都得到了验证 。 虽然本论文就 DDS的 VHDL语言的实现进行了较为深入的研究，但是还是有很多可以改进的地方。一方面，输入的频率控制字是以二进制方式输入的，在使用时与我们的生活习惯不同，显得很不方便。如果在软件设计中加一部分 BCD 码到二进制的转换程序，可以在使用时更加方便。 另一方面，可以在设计中设计一个滤波器模块，这样可以在软件部分就实现一次滤波功能，使频谱更加纯净。 七 、 致谢 本论文是在尊敬的麦文老师的指导下完成的，麦文老师在毕业设计期间给了我极大的帮助，他的认真负责的态度和孜孜 不倦的精神使我受益匪浅，学习到了很多知识和研究的态度，在此，向麦文老师表示深深的敬意，感谢他对我的指导。 同时要感谢所有在大学期间给我帮助的老师和同学，没有他们的帮助，我不可能 完成毕业设计 顺利 毕业。 在此向你们表示敬意和感谢。 最后要 感谢我的父母， 是 他们给了我无私的关爱。同时 由于 从小到大他们给了我极大的自由空间，因此才能让我充分思考自己的人生，做出自己的抉择和判断。没有他们在我身后默默的支持，我也无法取得今天的成绩。谢谢你们！ 参考文献 1. 潘松 、黄继业： EDA技术实用教 程 科学出版社 2004年 4月 2东方人华： MAX+PLUSII 入门与提高清华大学出版社 2004年 1月 3 张建文：基于 DDS 的扫频信号发生器的研究与实现 西北工业大学硕士学位论文 2005年 2月 4高望：直接数字频率合成技术及其杂散分析南京理工大学硕士学位论文 2002年 3月 5胡华 基于 DDS 的宽带快速跳频频率合成器的设计浙江大学硕士学位论文 2005 年3月 6. 张有正等频率合成技术 北京人民邮电出版社 1984年 7. 樊昌信等 通信原理 国防工业出版社 2003年 8 张志涌等 MATLAB 教程 基于 6.X版本北京航天大学出版社 2001年 nts 22 附录 （一）各组成模块的 VHDL程序 1.分频器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PULSE IS PORT(CLK:IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(6 DOWNTO 0); FOUT: OUT STD_LOGIC); END; ARCHITECTURE ONE OF PULSE IS SIGNAL A : STD_LOGIC; BEGIN FOUT0） ; elsif clkevent and clk=1 then if en=1 then if acc0） ; A0); end if; end if; end if; end process aa; bb:process(clk,control,A) begin if clkevent and clk=1 then if cout=000 and cout001 and cout0); nts 25 end if; end if; end
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