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湖南科技大学考试试题VHDL语言（B）试题 信息与电气工程学院院系 0404414 班级 学生人数 任课教师 宾心华 系主任 交题时间：2006 年 11 月 20 日一 简答题（20分）：1 概述Bottom up 与 Top down 设计方法，并比较二者差异。(6分)2 VHDL语言的客体有哪几种？它们分别对应的物理含义是什么？（7分）3 VHDL语言映射方式一般有哪两种？试用二输入与门的PORT与PORT MAP语句举例说明。（7分）二 判断题（10*2分）：1 数100在VHDL语言中既可以表示整数又可以表示实数。（ ）2 在进程中任意交换语句的顺序，其执行结果不变。（ ）3 WAIT FOR 语句后面要求接敏感信号量。（ ）4 在IF语句的条件表达式中只能使用关系运算操作及逻辑运算操作的组合表达式（ ）5 在使用进程时，敏感信号量必须跟在PROCESS（）的括号中。（ ）6 WORK库是现行作业库。设计者所描述的VHDL语句不需要任何说明，将都存放在WORK库中。（ ）7 在端口方向的描述中，BUFFER定义的信号不能供构造体再使用，而OUT定义的信号则可以再供构造体使用。8 一条信号代入语句，不能用一个进程来描述。（ ）9 代入符号两边信号量只要求数据类型一致。（ ）10 VHDL语言中，逻辑运算左右有优先级别，且是从左至右运算。（ ）三读程序（写出每个程序的具体功能） （3*10分）1entity xyz isport(cin:in std_logic;a,b:in std_logic_vector(3 downto 0);s: out std_logic_vector(3 downto 0);cout:out std_logic);end xyz;architecture behav of xyz issingnal sint:std_logic_vector(4 downto 0);singnal aa,bb:std_logic_vector(4 downto 0);beginaa=0&a(3 downto 0);bb=0&b(3 downto 0);sint=aa+bb+cin;s(3 downto 0)=sint(3 downto 0);cout data_out data_out data_out data_out qqqqq=x;end case;end process;end rtl四 编程序（3*10分）1 编写一个83优先编码器的VHDL语言程序，构造体描述方式不限。2 编写一个RS触发器的程序。3 用VHDL语言设计一个六进制计数器，要求在时钟的下降沿触发，并采用异步复位方式进行复位。其信号定义为时钟clk，复位端clr（低电平有效），使能端en（高电平有效），计数器为count6:s
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