作业-基于verilog HDL的八位超前进位加法器.doc

基于verilog HDL的八位超前进位加法器Verilog 综合作业 陈孙文 2011-10-25指导老师：邓婉玲老师目录：1. 超前进位加法器原理2. 算法代码3. modelsim SE软件实现功能仿真4. synplify pro软件实现综合正文：一、 原理（1）、全加器列出真值表如表所示，若Ai、Bi两个一位二进制数相加，以Ci表示来自低位的的进位，Si表示和，Ci表示向高位的进位，可以看出该电路考虑来低位的进位，是一个一位数的全加器电路，其逻辑符号如图所示。串并行超前进位加法器的特点是：各级进位信号同时产生，减小或消除因进位信号逐级传递所用的时间。每一位的进位信号不依赖于从低位逐级传递，而是开始就能确定。全加器真值可以得到逻辑表达式：为表达简单，定义两个中间变量Gi和Pi 得出得到各位进位信号的逻辑表达式为： 当实际位数较多时，往往将全部数位按4位一组分成若干组，组内采用超前进位，组间采用串行进价，组成所谓的串并行进位加法器。二、 算法代码：有4bits.v、8bits.v、testbench.v三个文件；4bits.v实现输入为4位数的加法器；8bits.v中调用4bits.v中的函数来实现8位数相加；testbench.v为测试代码；实现四位加法4bits.v部分：module fast_adder4b(ina,inb,carry_in,sum_out,clk,rst_n); parameter ADDER_WIDTH=4; parameter SUM_WIDTH=5; input ADDER_WIDTH-1:0ina; /输入数ina，8位 input ADDER_WIDTH-1:0inb; /输入数inb，8位 input carry_in; input rst_n; input clk; output SUM_WIDTH-1:0 sum_out; reg SUM_WIDTH-1:0 sum_out; wire ADDER_WIDTH-1:0sg; wire ADDER_WIDTH-1:0sp; wire ADDER_WIDTH-1:0sc; assign sg0=ina0&inb0; /中间变量G0=ina0&inb0; assign sg1=ina1&inb1; assign sg2=ina2&inb2; assign sg3=ina3&inb3; assign sp0=ina0inb0; /中间变量P0=ina0inb0; assign sp1=ina1inb1; assign sp2=ina2inb2; assign sp3=ina3inb3; assign sc0=sg0|(sp0&carry_in); /进位位C0 assign sc1=sg1|(sp1&(sg0|(sp0&carry_in); assign sc2=sg2|(sp2&(sg1|(sp1&(sg0|(sp0&carry_in); assign sc3=sg3|(sp3&(sg2|(sp2&(sg1|(sp1&(sg0|(sp0&carry_in); always(posedge clk or negedge rst_n) begin if(!rst_n) sum_out=5b00000; else begin sum_out0=sp0carry_in; /输出结果位 sum_out1=sp1sc0; sum_out2=sp2sc1; sum_out3=sp3sc2; sum_out4=sc3; end endendmodule实现八位加法8bits.v部分：module pipe_adder8b(ina,inb,sum_out,clk,rst_n); parameter ADDER_WIDTH=8; parameter SUM_WIDTH=9; parameter HALF_ADDER_WIDTH=4; input ADDER_WIDTH-1:0ina; input ADDER_WIDTH-1:0inb; input rst_n; input clk; outputSUM_WIDTH-1:0 sum_out; reg SUM_WIDTH-1:0 sum_out; reg HALF_ADDER_WIDTH-1:0 ina_lsb; reg HALF_ADDER_WIDTH-1:0 ina_msb; reg HALF_ADDER_WIDTH-1:0 inb_lsb; reg HALF_ADDER_WIDTH-1:0 inb_msb; reg HALF_ADDER_WIDTH-1:0 ina_msb1; reg HALF_ADDER_WIDTH-1:0 inb_msb1; reg HALF_ADDER_WIDTH:0 sum11; wireHALF_ADDER_WIDTH:0 sum1; wireHALF_ADDER_WIDTH:0 sum2; always (posedge clk or negedge rst_n) begin if(!rst_n) begin ina_lsb=4b0000; ina_msb=4b0000; inb_lsb=4b0000; inb_msb=4b0000; end else begin ina_lsb=ina3:0; ina_msb=ina7:4; inb_lsb=inb3:0; inb_msb=inb7:4; end end fast_adder4b u1(ina_lsb,inb_lsb,1b0,sum1,clk,rst_n); /低四位调用4位加法器模块 always (posedge clk or negedge rst_n) begin if(!rst_n) begin ina_msb1=4b0000; inb_msb1=4b0000; end else begin ina_msb1=ina_msb; inb_msb1=inb_msb; end end fast_adder4b u2(ina_msb1,inb_msb1,sum14,sum2,clk,rst_n); /高四位调用4位加法器模块 always (posedge clk or negedge rst_n) begin if(!rst_n) sum11=4b0000; else sum11=sum1; en