专用集成电路设计-复习zlw.ppt

1 2020 3 25 一个有关集成电路发展趋势的著名预言 1960年 美国Intel公司创始人之一G Moore博士预言集成电路的发展遵循指数规律 1965年 在 电子学杂志 发表 第一章概论 1 1 4 摩尔定律 摩尔定律 可以简述为 每18个月 同一面积芯片上可以集成的晶体管数量将翻一番 而价格下降一半 GordonE Moore博士 1965年 2 2020 3 25 1 1 3 集成电路发展的特点 特征尺寸越来越小 芯片尺寸越来越大 单片上的晶体管数越来越多 时钟速度越来越快 电源电压越来越低 1 0V 布线层数越来越多 输入 输出 I O 引脚越来越多 3 2020 3 25 设计周期短 正确率高 硅片面积小 特征尺寸小 可测性好 速度快 低功耗 低电压 低成本 第一章概论 1 2专用集成电路设计要求 4 2020 3 25 芯片的工作速度用芯片的最大延迟时间表示 延迟时间Tpd表示为 1 1 式中 Tpdo 晶体管本征延迟时间 UDD 最大电源电压 Cg 扇出栅电容 负载电容 Cw 内连线电容 Ip 晶体管峰值电流 1 2 1 关于 速度 第一章概论 5 2020 3 25 1 2 2 关于 功耗 芯片的功耗与电压 电流大小有关 与器件类型 电路型式也关系密切 就MOS集成电路而言 有NMOS电路 PMOS电路和CMOS电路之分 第一章概论 6 2020 3 25 1 有比电路 a NMOS反相器 这种电路称之为 有比电路 有比电路有静态电流流过 第一章概论 Ui 0 Uo UDD Ui 1 Uo是分压的结果 7 2020 3 25 第一章概论 b CMOS反相器 一管导通必有另一管截止 输出电平不分压 UOH UDD 的电路称为 无比电路 Ui 0 Uo UDD Ui 1 Uo 0 2 无比电路 8 2020 3 25 1 静态功耗 指电路停留在一种状态时的功耗 有比电路的静态功耗为 PdQ P UDD 1 2 无比电路的静态功耗为 PdQ 0 1 3 第一章概论 3 功耗分类 9 2020 3 25 2 动态功耗 动态功耗指电路在两种状态 0 和 1 转换时对电路电容充放电所消耗的功率 无比电路的动态功耗为 Pd f Cg Cw Co U2DD 1 4 式中 Co 晶体管输出电容 f 信号频率 第一章概论 工作频率越高 各种电容越大 电源电压越高 功耗越大 功耗和电源电压平方成正比 减小电压对减小功耗有重大意义 减小各种电容 减小器件尺寸 缩短连线长度 减小功耗 10 2020 3 25 引入 速度功耗积 来表示速度与功耗的关系 用信号周期表示速度 则速度功耗积为 电源电压和电路电容一定时 速度与功耗成正比 3 速度功耗积 1 5 11 2020 3 25 集成芯片的成本计算公式 1 2 3 关于 价格 成本 降低成本 必须采取以下措施 批量要大 总产量大 则第一项就可忽略 成本降低 提高成品率 提高每个大圆片上的芯片数 要尽量缩小芯片尺寸 面积 第一章概论 12 2020 3 25 优化逻辑设计 优化电路设计 优化器件设计 优化版图设计 成本与芯片面积几乎是2 3次方的比例关系 要减小芯片面积 需要 第一章概论 图1 4大圆片上的芯片 13 2020 3 25 1 3集成电路的分类 电路的功能 数字 模拟 数模混合 规模 集成度 结构形式和材料 单片 膜 有源器件及工艺类型 双极 MOS BiMOS 生产目的和实现方法 14 2020 3 25 按生产目的分 按实现方法分 通用集成电路 如CPU 存储器等 专用集成电路 ASIC 全定制方法半定制方法可编程逻辑器件 半定制集成电路 门阵列 标准单元 有通道门阵列无通道门阵列 门海 积木块 15 2020 3 25 1 栅极电容 与该逻辑门输出端相连各管的输入电容 2 扩散区电容 与该逻辑门输出端相连的漏区电容 3 布线电容 该逻辑门输出端连到其它各门的连线形成的电容 一个接有负载的MOS逻辑门输出端的总的负载电容包括三部分 2 4 2MOS电容 16 2020 3 25 MOS器件中完整的寄生电容如下图 a 寄生电容示意图 b 寄生电容电路符号示意图 栅极电容由三部分组成 CG CGS CGD CGB 17 2020 3 25 3 1 3MOS管常用符号 图3 4MOS管常用符号 18 2020 3 25 图3 5给出增强型NMOS管和PMOS管工作在恒流区的转移特性 其中UTHN UTHP 为开启电压 即阈值电压 PMOS的导通现象类似于NMOS 但其所有的极性都是相反的 栅源电压足够 负 在氧化层和N衬底表面就会形成一个由空穴组成的反型层 图3 5MOS管的转移特性 3 2 1MOS管的转移特性 19 2020 3 25 3 2 2MOS管的输出特性 漏极电压UDS对漏极电流ID的控制作用基本上分两段 即线性区和饱和区 线性区和恒流区是以预夹断点的连线为分界线 20 2020 3 25 3 2 3MOS管的电流方程 1 考虑一个漏源都接地的NMOS 在UGS UTH时 开始出现反型层沟道电荷 Qd Cox UGS UTH Cox表示单位长度的总电容 图a2 若漏极电压大于0 由于沟道电势从源极的0V变化到漏极的UDS 则栅与沟道的局部电压从UGS UTH变化到UGS UTH UDS 因此沿轨道x点处电荷Qd x WCox UGS UTH Ux 图b a b 21 2020 3 25 NMOS管在截止区 线性区 恒流区的电流方程如式 3 4 所示 UGSUGS UTHN 恒流区 3 4a 3 4b 3 4c 22 2020 3 25 恒流区电流方程在忽略沟道调制影响时为平方律方程 即 3 13 在恒流区 栅源电压UGS对ID的控制能力用参数gm表示 称之为 跨导 3 14a 3 14b 3 14c 3 2 5MOS管的跨导gm 23 2020 3 25 当UBS 0时 沟道与衬底间的耗尽层加厚 导致阈值电压UTH增大 沟道变窄 沟道电阻变大 ID减小 人们将此称为 体效应 背栅效应 或 衬底调制效应 考虑体效应后的阈值电压UTH为 3 15 式中 UTHO UBS 0时的阈值电压 体效应系数 3 2 6体效应与背栅跨导gmb的定义 引入背栅跨导gmb来表示UBS对漏极电流的影响 其定义为 24 2020 3 25 结论是 当开关控制电压 UG 使MOS管导通时 NMOS PMOS传输信号均存在阈值损失 只不过NMOS发生在传输高电平时 而PMOS发生在传输低电平时 图4 3给出了阈值损失的波形示意图 图4 3阈值损失波形示意图 4 1 1单管MOS开关 25 2020 3 25 1 传输门组成的2选1电路 数据选择器 X是时钟信号 A B是输入 Z是输出 1 2 2 在上面的基础上 如何用传输门组成的4选1电路 4 CMOS传输门的应用 26 2020 3 25 CMOS传输门和反相器结构 PMOS NMOS CMOS传输门 NMOS PMOS CMOS反相器 27 2020 3 25 管子个数 输入变量数 2 管子个数 输入变量数 1 管子个数 输入变量数 2 全互补CMOS电路 伪NMOS电路 动态CMOS电路 复习 28 2020 3 25 GAL器件区别于PAL器件的两个主要方面 一 GAL器件具有一种灵活的 可编程的称之为输出逻辑宏单元 OLMC OutputLogicMicroCell 的输出级结构 二 GAL器件普遍采用了EEPROM的浮栅工艺技术作为编程部件 具有可擦除 可重新编程的能力 2 通用逻辑阵列 GAL 器件 29 2020 3 25 ROM 只读存储器 Read OnlyMemory 只读不写固定ROM可编程ROM PROM 可擦除ROM EPROM 电可擦除可编程ROM E2PROM ROM RAM 随机存取存储器 RandomAccessMemory 可以在任意时刻对任意存储单元进行读写操作 SRAM 静态存储器 集成度高 存取速度快 功耗极低 DRAM 动态存储器 存储单元结构简单 集成度远大于SRAM 但其应用较复杂 存取速度相对较慢 RAM 根据电路结构 半导体存储器的分类 按功能和存取方式 根据数据写入方式 30 2020 3 25 1 基本电流镜及比例电流源基本电流镜及比例电流源电路如图6 2所示 图6 2基本电流镜及比例电流源 31 2020 3 25 D A转换器的类型 分类 4类 32 2020 3 25 6 3 1D A转换器原理D A转换器的原理框图如下图6 15所示 其中 b1 bN为N位数字量输入 Uref为参考电压 输出模拟量为 Uo KDUref K为比例因子 D为 故 33 2020 3 25 2 D A转换器的主要技术指标1 代表精度的指标 位数 bit数 分辨率 阶梯波台阶电压 2 代表速度的指标 转换时间 时钟频率即从数字信号输入D A转换器到输出电压达到稳态值所需要时间 该时间决定了D A转换器的转换速度 实际上 D A转换要按时钟节拍工作 通常用最高时钟频率来表达D A转换器的工作速度 3 静态误差所谓静态误差 是与时间无关 反映静态工作时实际模拟输出接近理想模拟输出的程度 通常有失调误差 增益误差 非线性误差等 34 2020 3 25 6 4 2A D转换器的分类及应用A D转换器的类型很多 如下图所示 有高速并行FlashA D 有速度与精度折中较好的流水线A D 有适用于数字电压表的双斜率积分式A D 也有适用范围很广的逐次比较式A D等 图6 38A D转换器类型 35 2020 3 25 2 A D转换器的原理及特性 数字化过程一般包括以下三个步骤 取样保持 S H 要是获取模拟信号某一时刻的样品 并在一定时间内保持这个样品值不变 量化 将取得样品值量化为用 0 1 表示的数字量 编码 将量化后的数字量按一定规则编码成数据流 以便进一步存储与处理 36 2020 3 25 图中 量化器就是一系列加不同参考电平的电压比较器 当输入电压高于该比较器的参考电平Uref时 比较器输出的数字量为 1 低于参考电平Uref时 输出为 0 图6 36A D转换器的原理框图 37 2020 3 25 按集成度 PLD 分类 可编程逻辑器件的分类 38 2020 3 25 主要包括 PROM PLA PAL GAL四种器件 1 低密度可编程逻辑器件 LDPLD 结构特点 1 PROM 可编程只读存储器 其内部结构是由 与阵列 和 或阵列 组成 其中 与阵列 固定 或阵列 可编程 可以实现任何 以积之和 形式表示的组合逻辑 2 PLA 可编程逻辑阵列 也是基于 与 或阵列 其 与阵列 固定和 或阵列 都可编程 39 2020 3 25 3 PAL 可编程阵列逻辑 也是基于 与 或阵列 其 与阵列 是可编程 或阵列 固定连接 4 GAL 通用可编程阵列逻辑 是在PAL的基础上增加了一个可编程的输出逻辑宏单元OLMC 通过对OLMC配置可以得到多种形式的输出和反馈 另 GAL器件普遍采用EEPROM的浮栅工艺 具有可擦除 可重新编程的能力 40 2020 3 25 主要包括 CPLD FPGA两种器件 2 高密度可编程逻辑器件 HDPLD 1 CPLD ComplexProgrammableDevice 复杂可编程逻辑器件 其主体也是 与 或阵列 并以可编程逻辑单元为基础 可编程连线集中在一个全局布线区 2 FPGA FieldProgrammableGateArray 现场可编程门阵列 具有门阵列的结构形式 它由许多逻辑功能块排成阵列组成 可编程连线分布在阵列通道区 结构特点 41 2020 3 25 CPLD组成部分 1 通用逻辑块 2 可编程全局布线区3 输入 输出单元 4 输出布线区 5 时钟分配网络 42 2020 3 25 FPGA组成部分 1 可编程逻辑块 2 可编程输入 输出单元 3 可编程布线资源 4 嵌入式块RAM 5 底层嵌入功能单元 43 2020 3 25 二 CPLD FPGA的设计流程 设计输入 原理图 HDL文本 逻辑综合 CPLD FPGA布线适配 CPLD FPGA编程下载 硬件测试 功能仿真 时序仿真 44 2020 3 25 又称前仿真 不考虑信号延时等因素 将源代码文件直接送到仿真器中仿真 验证电路是否符合设计要求 1 功能仿真 又称后仿真 将布线适配后产生的网表文件送到仿真器中仿真 是在完成布线适配后进行的饱含定时关系的仿真 精度较高 2 时序仿真 45 2020 3 25 CPLD的编程方式 1 浮栅工艺编程 EPROM EEPROM工艺 其基本结构是一个浮栅管 相当于一个电子开关 前者用紫外线擦除 后者用一定幅度的电脉冲擦除 可反复 2 熔丝工艺编程 在需要编程的节点上设置熔丝开关 未编程时 节点熔丝保持连接 需要编程时 在节点烧断熔丝 一次性 五 AlteraCPLD FPGA的编程和配置 一 编程方式 46 2020 3 25 FPGA的编程方式 1 反熔丝工艺编程 主要通过击穿介质达到连通线路 未编程时 处于开路状态 编成时 在两端加电压 击穿反熔丝介质 形成通路 多路开关反熔丝结构 一次性 2 SRAM方式编程 通过对芯片的SRAM加载不同的配置数据 改变各逻辑块相互之间的连线关系 从而改变芯片逻辑功能 叫SRAM查找表结构 可反复 47 2020 3 25 定义 配置又称加载 是对FPGA进行编程的一个过程 每次上电后需要进行配置是FPGA基于SRAM工艺的一个特点 二 AlteraFPGA的配置方式 AlteraFPGA的配置方式有三种 1 主动方式2 被动方式3 JTAG方式 48 2020 3 25 在FPGA正常工作时 配置数据存储在SRAM单元中 这个SRAM单元也被称为配置存储器 由于SRAM是易失性存储器 因此FPGA在上电之后 外部电路需要将配置数据重新载入到片内的配置RAM中 在芯片配置完成之后 内部的寄存器以及I O管脚必须进行初始化 等到初始化完成以后 芯片才会按照用户设计的功能常工作 即进入用户模式 三 AlteraFPGA配置过程 一个器件完整的配置过程将经历 复位 配置和初始化等3个过程 49 2020 3 25 AlteraFPGA配置周期的波形从图中可以清楚地看到FPGA上电以后首先进入配置摸式 Configuration 在最后一个配置数据载入到FPGA以后 进入初始化模式 Initialization 在初始化完成以后 随即进入用户模式 User made 在配置模式和初始化模式下 FPGA的用户I 0处于高阻态 或者内部弱上拉状态 当进入用户模式下 用户I 0就将按服用户设定的功能工作 50 2020 3 25 各管脚说明 AS为例 nSTATUS 配置状态CONF DONE 配置完成输出端nC