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基于 fpga 通道 采样系统 设计 资料

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摘 要本论文介绍了基于 FPGA的多通道采样系统的设计。用 FPGA设计一个多通道采样控制器，利用 VHDL语言设计有限状态机来实现对 AD7892的控制。由于 FPGA器件的特性是可以实现高速工作，为此模拟信号选用音频信号。由于音频信号的频率是 20Hz-20KHz,这样就对 AD转换的速率有很高的要求.因为 FPGA的功能很强大，所以我们把系统的许多功能都集成到 FPGA器件中，例如 AD通道选择部分，串并输出控制模块，这样使得整个系统的外围电路简单、系统的稳定性强。FPGA 的配置模式选用被动串行模式，这样就增强了系统的可扩展性。输出模式可选择性使得系统的应用相当广泛，串行输出可以用于通信信号的采集，方便调制后发射到远程接受端，远程接收端对采集的数据进行解调；而并行输出模式则可以通过高速存储器将采集的信号放到微机或者其他的处理器上，根据采集的数据进行相应的控制。此系统的缺点是由于 FPGA器件配置是基于 SRAM查找表单元，编程的信息是保持在 SRAM中，但 SRAM在掉电后编程信息立即丢失，所以每次系统上电都需要重新配置芯片，这对在野外作业的工作人员很不方便，解决的方法是专用的配置器件来配置 FPGA，在每次系统上电的时候会自动把编程信息配置到 FPGA芯片中。但设计中没有采用到这种配置方案主要是考虑到专用配置器件的价格问题。本文开始介绍了多通道系统的组成部分，然后分别介绍了各个组成部分的原理和设计方法,其中重点介绍了FPGA软件设计部分。还对当前十分流行的基于FPGA的设计技术作了简单的阐述，最后对系统的调试和应用作了简短的说明。关键词：音频放大；滤波器；FPGA；VHDL；AD7892；有限状态机；AbstractThe paper introduces the design of multiple channel sampling system based on FPGA, It designs a multiple channel control sampling instrument with FPGA, I use VHDL to design ASM and then achieve the control to AD7892. Because the FPGA device can work in high-speed, we select audio signal for analog signals. The range of audio signal frequency is 20Hz-20 KHz, And then the transform speed of AD sampling must be very high. We integrate many modules in the FPGA device. For example the AD sampling channel control, the mode of output which made the circuit simply and the system stably. We choose Passive Serial for configuring the FPGA device which made the system can extend easily. The mode of output can control which made this system can use many field. The serial output mode can use in the sampling of communication. The sampling data can launch to the long-distance sink by brewage, and then the long-distance sink can demodulation the sampling data. The parallel output mode can put the sampling data to the microprocessor or other processor by the high-speed memorizer. And then control accordingly. The disadvantage of this system is that the configure of the FPGA device is based on SRAM LUT. The message of programming is kept in the SRAM, which will lose when the system is out of power supply. So we should reconfigure the programming message into the FPGA device when the system has the power supply again. It is not very convenience for working outside. But this can be resolve by using appropriative configure device which can load the configure message into the FPGA device automatically when the system have power supply. Because the price of the appropriative device, I dont choose this configure mode in this design.This paper introduce the multiple channel sampling system in the first place, and then introduce the principle of each module and design method separately, among these I introduce the designs of FPGA especially. I also introduce the designing technique which is popular at present based on FPGA simply. Finally, I introduce debugging and application of this system.Key words: audio amplifying; filter; FPGA; VHDL; AD7892; ASM目 录引言11 FPGA和 VHDL概述 1FPGA发展历程1VHDL语言介绍32 多通道采样系统的组成33 总体方案设计与论证 43.1 方案设计 43.1.1 方案一 43.1.2 方案二 43.1.3 方案三 43.2 方案比较 44 单元电路的设计54.1 音频放大、滤波部分54.1.1 音频放大部分54.1.2 有源滤波器的设计 64.2 AD采样电路84.2.1 芯片介绍84.2.2 芯片应用114.3 FPGA控制部分114.3.1 通道选择模块 114.3.2 AD7892 控制部分124.3.3 延时模块的设计 174.3.4 串并输出选择控制184.3.5 FIFO 模 块184.3.6 AD 采样系统顶层电路设计194.4 FPGA的硬件设计204.4.1 EP1K30TC144-3 芯片介绍 204.4.2 芯片组成描述 204.4.3 芯片工作电压设计214.4.4 芯片配置介绍 224.4.5 电路设计注意事项244.4.6 硬件电路设计技巧255 软件介绍255.1 MAX+Plus 255.2 Electronics Workbench(EWB) 255.3Protel99SE266 整机调试266.1 硬件电路的调试步骤266.1.1 音频放大部分调试266.1.2 滤波部分调试 276.1.3LM317 稳压块调试 276.1.4FPGA 硬件电路调试276.1.5AD 采样模块调试286.2 联机调试286.3调试注意事项287 结论29谢辞30参考文献31附录32 引言FPGA（Field-Programmable Gate Array 现场可编程门阵列）是近年来广泛应用的超大规模、超高速的可编程逻辑器件，由于其具有高集成度（单片集成的系统门数达上千万门）、高速（200MHz以上）、在线系统可编程等优点，为数字系统的设计带来了突破性变革，大大推动了数字系统设计的单片化、自动化，提高了单片数字系统的设计周期、设计灵活性和可靠性。在超高速信号处理和实时测控方面有非常广泛的应用。硬件描述语言 HDL是一种用形式化方法描述数字电路和系统的语言。VHDL 是硬件描述语言的几种代表性语言的一种。VHDL（Very High Speed Integrated Circuit Hardware Description Language 即超高速集成电路硬件描述语言）主要用于描述数字系统的结构、行为、功能和接口，与其它的硬件描述语言相比，VHDL 具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。用 VHDL设计的程序，通过综合工具产生网表文件，下载到目标器件，从而生成硬件电路。VHDL 还是一种仿真语言，包括行为仿真、功能仿真和时序仿真，给系统设计各个阶段的可行性做出了决策。目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有90%以上的ASIC和FPGA采用硬件描述语言进行设计。数据采集在现代工业生产以及科学研究中的重要地位日益突出，并且实时高速数据采集的要求也不断提高，在信号测量、图像处理，音频信号处理等一些高速、高精度的测量中，都需要进行高速数据采集。本次设计就是用 FPGA实现采样系统，来实现音频信号的数据采集。1 FPGA和 VHDL概述1.1 FPGA发展历程当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路( VLSIC，几万门以上)以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希望 ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的 ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件(FPLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。 早期的可编程逻辑器件只有可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和电可擦除只读存储器(EEPROM)三种。由于结构的限制，它们只能完成简单的数字逻辑功能。其后，出现了一类结构上较复杂的可编程芯片，即可编程逻辑器件(PLD)，它能够完成各种数字逻辑功能。典型的 PLD由一个“与”门和一个“或”门阵 列组成，而任意一个组合逻辑都可以用“与一或”表达式来描述，所以， PLD能以乘积和的形式完成大量的组合逻辑功能。这一阶段的产品主要有 PAL(可编程阵列逻辑)和 GAL(通用阵列逻辑)。 PAL由一个可编程的“与”平面和一个固定的“或”平面构成，或门的输出可以通过触发器有选择地被置为寄存状态。 PAL 器件是现场可编程的，它的实现工艺有反熔丝技术、EPROM技术和 EEPROM技术。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列(PLA)，它也由一个“与”平面和一个“或”平面构成，但是这两个平面的连接关系是可编程的。PLA器件既有现场可编程的，也有掩膜可编程的。 在 PAL的基础上，又发展了一种通用阵列逻辑 GAL (Generic Array Logic)，如 GAL16V8,GAL22V10 等。它采用了 EEPROM工艺，实现了电可擦除、电可改写，其输出结构是可编程的逻辑宏单元，因而它的设计具有很强的灵活性，至今仍有许多人使用。 这些早期的 PLD器件的一个共同特点是可以实现速度特性较好的逻辑功能，但其过于简单的结构也使它们只能实现规模较小的电路。 为了弥补这一缺陷，20 世纪 80年代中期。 Altera和 Xilinx分别推出了类似于PAL结构的扩展型 CPLD(Complex Programmab1e Logic Device)和与标准门阵列类似的FPGA(Field Programmable Gate Array)，它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围广等特点。这两种器件兼容了 PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。与门阵列等其它 ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在 10,000件以下)之中。几乎所有应用门阵列、PLD 和中小规模通用数字集成电路的场合均可应用 FPGA和 CPLD器件。FPGA(现场可编程门阵列)与 CPLD(复杂可编程逻辑器件)都是可编程逻辑器件，它们是在 PAL,GAL等逻辑器件的基础之上发展起来的。同以往的 PAL,GAL等相比较，FPGA的规模比较大，它可以替代几十甚至几千块通用 IC芯片。这样的 FPGA实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。尽管 FPGA和其它类型 PLD的结构各有其特点和长处，但概括起来，它们是由三大部分组成的：一个二维的逻辑块阵列，构成了 PLD器件的逻辑组成核心；输入/输出块；连线资源：由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入/输出块之间的连接。FPGA芯片都是特殊的 ASIC芯片，它们除了具有 ASIC的特点之外，还具有以下几个优点： （1）随着 VLSI(Very Large Scale IC，超大规模集成电路)工艺的不断提高单一芯片内部可以容纳上百万个晶体管，FPGA 芯片的规模也越来越大，其单片逻辑门数已达到上百万门，它所能实现的功能也越来越强，同时也可以实现系统集成。（2）FPGA 芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投资的风险和费用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以，FPGA 的资金投入小，节省了许多潜在的花费。（3）用户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可实现不同的功能。所以，用 FPGA 试制样片，能以最快的速度占领市场。 FPGA软件包中有各种输入工具和仿真工具，及版图设计工具和编程器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，直至最后芯片的制作。 当电路有少量改动时，更能显示出 FPGA的优势。电路设计人员使用 FPGA进行电路设计时，不需要具备专门的 IC(集成电路)深层次的知识， FPGA软件易学易用，可以使设计人员更能集中精力进行电路设计，快速将产品推向市场。1.2 VHDL语言介绍VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL 的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口）和内部（或称不可视部分） ，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是 VHDL系统设计的基本点。应用 VHDL进行工程设计的优点是多方面的。（1）与其他的硬件描述语言相比，VHDL 具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。（2）VHDL 丰富的仿真语句和库函数，使得在任何系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。（3）VHDL 语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统设计，高速的完成必须有多人甚至多个开发组共同并行工作才能实现的工程。（4）对于用 VHDL完成的一个确定的设计，可以利用 EDA工具进行逻辑综合和优化，并自动的把 VHDL描述设计转变成门级网表。（5）VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。2 多通道采样系统的组成 本系统硬件电路包括 FPGA设计的多通道采样控制器和相应的通道选择电路，A/D转换电路，由于采样音频信号，所以需要设计音频的放大和滤波电路。系统组成部分如图 2.1所示：模拟信号输入控制 控制采样 数字信号存储输出图 2.1 多通道系统的组成3 总体方案设计与论证3.1 方案设计3.1.1 方案一用 FPGA实现一个 3位 8进制的计数器，记数脉冲是 FPGA锁存 AD转换数据的锁存信号，计数器的输出作为数据开关 CD4051的地址。利用进程的并行操作来实现 AD574来实现 AD转换，这个方案的优点是节省了 FPGA芯片的资源，但数字电路较为复杂，而且 AD574的转换速率最高达到 50KHz，不能达到 8通道的高速音频采集。3.1.2 方案二用 FPGA实现一个 3位 8进制的计数器，记数脉冲是 FPGA锁存 AD转换数据的锁存信号，计数器的输出作为数据开关 CD4051的地址。用有限状态机来实现对 AD7892的控制，用外部 RAM实现采样数据的存储，这样电路实现比较简单，而且 AD7892的采样速率可以达到 500KHz，可以实现 8个通道同时 8路音频信号采集。但需要外接 RAM芯片，成本比较高，而且外部 RAM的读写速度达不到高速数据采集的要求。3.1.3 方案三用 FPGA实现一个 3位 8进制的计数器，记数脉冲是 FPGA锁存 AD转换数据的锁存信号，计数器的输出作为数据开关 CD4051的地址。用有限状态机来实现对 AD7892的控制，这样电路实现比较简单，而且 AD7892的采样速率可以达到 500KHz，可以实现 8个通道同时 8路音频信号采集。同时采用 FIFO模块，让数字数据先存到队列中，一边音频放大、滤波部分AD 转换部分FPGA 控制的通道选择和 AD 控制部分通道选择部分信号 1信号 2信号 8信号 7 往队列中写数据，一边从队列中读数据，这样就对数字数据起了一个高速缓存的作用，更加快了整个系统的运行速度。3.2 方案比较为获得更佳的系统功能，使系统资源能得到充分地利用，我们采用第三种方案。主要是因为状态机容易构成性能良好的同步时序逻辑模块，为了消除电路中的毛刺现象，在状态机设计中有很多种设计方案可供选择。FIFO 队列的读写操作只需要一个周期就可以完成，起到高速缓存的作用，这样更加快了整个系统的运行速度，解决了采样和存储的“瓶颈问题” ，更加有效地利用 FPGA芯片的资源。4 单元电路的设计由图 2.1可以看出，系统可以分为 4个大部分，分别是音频放大、滤波部分，FPGA控制部分，AD 采样电路，FPGA 硬件电路的设计。其中以 FPGA控制部分为主体部分，它涉及到 AD采样控制，通道选择控制，串并输出模式选择模块，延时模块以及FIFO模块介绍。这些模块的实现是系统实现的关键。下面分别对系统的这些单元电路做详细的阐述。4.1 音频放大、滤波部分人的耳朵可以辨别到的声音频率范围是：20Hz-20KHz，所以对音频放大部分的放大器有带宽要求，要求放大器是宽频带的。所以本次设计选用专门用于音频放大的高速低噪声运放 NE5532作为放大部分的放大器。滤波部分是一个有源带通滤波器，滤掉电路的 20Hz以下的低频和 20KHz以上的高频干扰。4.1.1 音频放大部分音源采用普通 CD输出的音频信号，它产生输出的信号的幅度约有 300mV左右，根据设计 AD7892的输入电压是10V，选择放大器的放大倍数在 10-30之间，通过一个精密可调电阻来调节放大倍数。音频放大芯片 NE5532特性是双运放、宽频带、低噪声、转换速率大、电源范围广。NE5532的管脚结构及其功能：（1 脚）输出信号 （2 脚）反相端输入（3 脚）同相端输入 （4 脚）负电源（5 脚）同相端输入 （6 脚）反相端输入（7 脚）输出信号 （8 脚）正电源NE5532技术参数参数名称 单位 数据值输入失调电压 mV 0.5 温漂 V/ 5增益带宽积 MHz 10转换速率 V/us 9 谐波失真 % 0.001工作电流 mA 8工作电压 V 3-22设计中因为采用反相端输入音频信号，为了在输出端得到正向的音频信号，所以放大部分采用两级放大，前级放大 10倍，后级放大通过可调电阻设计在 1-3倍，这样得到的正向音频信号就方便了 AD采样。4.1.2 有源滤波器的设计在一个实际的电子系统中，输入信号往往因受干扰等原因而含有一些不必要的成份，应设法将干扰衰减到足够小的程度。在其他一些情况，我们需要的信号和干扰信号混在一起，如果这两个信号在频率成分上有较大的差别，就可以用滤波的方法将所需要的信号滤出。为了解决上述问题，可采用滤波电路。滤波器包括电抗性元件 L、C构成的无源滤波器、由集成运算放大器组成的有源滤波器、以及晶体滤波器等。本次设计需要的通带频率范围是 20Hz-20KHz，如果用有源带通滤波器来实现，考虑到该带通滤波器的上下截止频率之比 20000/20=1000,大于一个倍频程，为一个宽带滤波器，所以采用一个低通滤波器和一个高通滤波器级联来实现带通滤波。（1）设计步骤有源滤波器的设计，就是根据所给定的指标要求，确定滤波器的阶数 n，选择具体的电路形式，算出电路中各元件的具体数值，安装电路和调试，使设计的滤波器满足指标要求，具体步骤如下： 根据阻带衰减速率要求，确定滤波器的阶数 n。 选择具体的电路形式。 根据电路的传递函数和附录中表 1归一化滤波器传递函数的分母多项式，建立起系数的方程组。 解方程组求出电路中元件的具体数值。 将设计好的电路，在 EWB上进行仿真。 按照所设计的电路，将元件安装在实验板上。 安装电路并进行调试，使电路的性能满足指标要求。（2）对安装好的电路按以下方法进行调整和测试 仔细检查安装好的电路，确定元件与导线连接无误后，接通电源。 在电路的输入端输入 Ui=10mv的正弦信号，慢慢改变输入信号的频率（注意保持 Ui的值不变） ，用示波器观察波形的变化，在滤波器的截止频率附近，观察电路是否具有滤波特性，若没有滤波特性，应检查电路，找出故障原因并排除之。 若电路具有滤波特性，可进一步进行调试。对于低通和高通滤波器应观测其截止频率是否满足设计要求，若不满足设计要求，应根据有关的公式，确定应调 整哪一个元件才能使截止频率既能达到设计要求又不会对其它的指标参数产生影响。然后观测电压放大倍数是否满足设计要求，若达不到要求，应根据相关的公式调整有关的元件，使其达到设计要求。最后设计的有源带通滤波器在 EWB上的仿真图如图 4.1所示：图 4.1 有源带通滤波器的仿真图有源带通滤波电路分成两个部分，高通部分和低通部分，图 4.2是 20HZ的高通滤波器，图 4.3是 20KHZ的低通滤波器。图 4.2 低通滤波器电路图图 4.3 高通滤波器电路图 音频信号经过音频放大电路放大后就进入了上图的电路。经过 20HZ-20KHZ的带通滤波电路进行滤波。4.2 AD采样电路由于人的耳朵能识别的音频的频率范围是 20Hz-20KHz,根据奈魁斯特（NYQUIST）采样定理知道，要使采样后的数字信号能恢复成模拟信号，采样的频率必须是模拟信号的频率的两倍，即本次采样系统的采样频率最低要设计在 40KHz,而一般 CD格式的音频信号的采样频率是 44.1KHz，由于是 8路通道的采样，所以 AD芯片的最低采样频率应该是 44.1KHz 8=352.8KHz,所以选择采样频率为 500KHz的 AD7892。这样我们每个通道的采样频率就是 500KHz/8=62.5KHz。4.2.1 芯片介绍AD7892是美国 ANALOG DEVICE公司生产的具有采样保护功能的逐次逼近式 12位高速 ADC，根据输入模拟信号范围的不同可分为 AD7892-1，AD7892-2，AD7892-3 三种类型。其中，AD7892-1 输入信号范围为10V 或者5V（可设置） ，AD7892-2 输入信号范围为 0+2.5V，这两种的采样转换速率均为 500kSPS，AD7892-3 的输入信号范围为2.5V，采样转换速率为 600kSPS，AD7892-1 和 AD7892-3的输入信号过压保护电压分别为17V 和7V。本次设计选用的是 AD7892AN-1，因为其采样速率已符合 8路的音频采集速率。AD7892模数转换器具有如下特点： 单电源工作（+5V） ； 内含采样保持放大器； 具有高速串、并行接口。AD7892的内部框图如图 4.5所示，它内含模拟信号换算电路、采样保持电路、A/D转换的基准电源（+2.5V） 、时钟电路、12 位逐次逼近式 ADC电路和控制电路，转换的结果可以并行输出，也可以串行输出，非常容易和微处理器或 DSP（数字信号处理器）接口。AD7892 共有两种封装，一种是 24脚双列直插式 DIP封装，另一种为贴面式SOIC封装，AD7892 的引脚排列如图 4.4所示。各个引脚的功能说明如表 4.1所列。 图 4.4 AD7892引脚排列图 图 4.5 AD7892功能框图表 4.1 AD7892的管脚名称及功能说明名称 管脚 类型 功能说明VDD 1 电源 电源：5V5%STANDBY 2 I 低电平时为睡眠状态（功耗 5mW） ，高电平时正常工作，一般应用时接高电平VIN2 3 I模拟输入 2，对 AD7892-2和 AD7892-3，应悬空或接 AGND。对 AD7892-1来说，此引脚决定输入信号（VIN1）的范围，当 VIN2接 AGND时，VIN1 的范围为10V，接 VIN1时，输入信号范围为5VVIN1 4 I 模拟信号输入脚 1，其输入范围同上。REFOUT/REFIN 5 I/O内部 ADC基准，2.5V 输出，也可通过该引脚输入一个 A/D转换的外部基准（2.5V） ，如果用内部基准，此引脚悬空，对外作为基准时应对 AGND接一个 0.1F 的瓷片电容AGND 6 模拟地MODE 7 I 低电平时为串行输出，高电平时为并行输出DB11DB0 8131520 O/IA/D转换的 12位并行输出，可与 TTL电平兼容，为三态输出，DB0 为低位，DB11 为高位，当串行工作时，15 脚（SDATA）为串行数据输出脚，16位的前四位为 0，后 12位为 A/D的结果。16脚（SCLK）为串行输出的时钟输入端17脚（RFS）为测试脚，正常工作时应接低电平DGND 14 数字地，与外电路的数字地相连RD 21 I 和 CS配合读，使数据输出CS 22 I 片选，低电平有效，可以一直有效EOC 23 O 转换结束信号，转换结束时，此引脚输出 100ns的低电平脉冲CONVST 24 I启动转换输入端，当此引脚由低变高时，使采样保持器保持开始转换，应加一个大于 25ns的负脉冲来启动转换 （1） AD7892 的并行输出时序当 MODE引脚接高电平时，AD7892 为并行输出方式，其时序如图 4.6所示。CONVST信号 t1应大于 35ns，在上升沿，采样保护器进入保持状态，并开始 A/D转换，转换时间 tCONV为 1.47s（AD7892-3）或 1.6s（AD7892-1，AD7892-2） ，转换结束后 EOC脚输出 t2 60ns的负脉冲以进行中断或数据锁存，并在 EOC下降沿开始下次采样，也就是转换一结束就开始下次采样，采样时间 tACQ要大于等于 200ns（AD7892-3）或400ns（AD7892-1，AD7892-2） ，当转换结束后（EOC 的下降沿） ，只要 CS和 RD有效，经过 t6=40ns的时间，即可在 DB0DB11 上获得转换后的 12位数据，CS 和一般的片选信号相同，可一直有效，外加 RD的时间 t5亦应大于 35ns。下次采样和本次的输出可同时进行，所以最小的一次采样转换输出时间对于 AD7892-3来说为1.47+0.2=1.67s（600kSPS） ，而对于 AD7892-1和 AD7892-2来说为 1.6+0.4=2s (即 500kSPS)，图 6中 t9 200ns，t7 5ns，t3、t4、t8 可为零（此时 t9=tACQ） 。图 4.6 AD7892的并行输出时序（2） 转换后的二进制代码由于三种类型的模拟输入范围不相同，因而其转换输出的二进代码码也不相同，表 3所列为 AD7892-1和 AD7892-3的输入输出代码。表 4.2 AD7892-1，AD7892-3 理想的输入输出表输 入 输出（12 位）+FSR/2+1/2LSB 100000100001-FSR/2+3/2LSB 100001100101 AGND-1/2LSB 111111000000AGND+1/2LSB 000000000001 +FSR/2-5/2LSB 011101011110+FSR/2-3/2LSB 011110011111 对于 AD7892-1和 AD7892-3，FSR 为满度范围，如输入为10V，则 FSR=20V，输入为5V，FSR=10V，输入为2.5V，FSR=5V.模拟信号从-FSR/2GND+FSR/2 变化，输出则从 100000111111000000011111 变化。而对于 AD7892-2，在输入从0+2.5V 变化时，输出则从全 0全 1。4.2.2 芯片应用如图 4.7所示为 AD7892应用于采样系统。目的是把音频输入模拟信号转换为 12位数字信号，该电路采用的是 AD7892AN-1的并行输出模式，其采集速度设计为500kSPS。在此应用中，将 IN2接到 AGND，IN1 接音频输入信号，其输入范围为10V，音频信号经过放大、滤波和 AD7892的输出信号为 100000111111，即从 20484095，在 D11反相后，在状态机的第 5个状态锁存器锁存的数据为 000000011111，即从 02047。由 P/S选择相应的输出模式输出。图 4.7 AD7892采样系统电路中的 CONV，EOC，CS，RD 控制信号均由有限状态机提供，D0到 D11数字信号是经过 AD采样后的数字信号。4.3 FPGA控制部分4.3.1 通道选择模块通道选择部分是一个二进制模 8的计数器，计数器的时钟是 AD数字信号的锁存信号，每次锁存数据后，计数器就会一次进行加一操作，CD4051 选择下一个通道的音频信号进行采集。在 MAX+Plus中用 VHDL语言设计图形如下图 4.8所示： 图 4.8 通道选择部分通过 CNT0到 CNT2来选择相应的通道，CD4051 的输出就是最后要进行 AD采样的音频信号。例如：若 CNT0CNT1CNT2=“000”，则选择第一通道音频信号进行AD采样。这个部分实现的重点是对数字锁存信号记数，计数器的输出作为 CD4051的通道选择地址。通道选择部分的主体程序如下：二进制模 8计数器signal q:std_logic_vector(2 downto 0);begincounter:process(clk)beginif(clkevent and clk=1) then if q=111 thenq next_state next_state next_state if (eoc=1) then next_state if (eoc=0) then next_state next_state next_state next_state next_state conv conv conv conv conv conv conv conv conv40) thencurrent_state comout comout comout comout comout comout comout comoutcomout comout comout comout comout comout comout comout comoutcomout next_state next_state next_state if (eoc=1) then next_state if (eoc=0) then next_state next_state next_state next_state next_state conv conv conv conv conv conv conv conv conv40) thencurrent_state=st1;dog_count:=0;end if; end if;-看门狗 end if;end process com3;latch1:process(lock)beginif lock=1 and lockevent then regl1=D;end if; end process latch1;regl=0Q=regl1;end behav;（4）串并转换模块部分程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter4 isport(clk:in std_logic;cnt4 : out std_logic_vector(3 downto 0);end counter4;architecture archcount of counter4 issignal q:std_logic_vector(3 downto 0);begincounter:process(clk)beginif(clkevent and clk=1) then if q=1111 thenq=0000;elseq=q+1;end if;end if;cnt4=q; end process; end archcount;2 FPGA顶层设计图 3 电路设计图（1）音频放大 （2）滤波器 （3）AD7892 电路 FPGA芯片 PCB图 表 1 归一化的巴特沃斯低通滤波器传递函数的分母多项式n 归一化的巴特沃斯低通滤波器传递函数的分母多项式1 1Ls2 23 )(24 )18476.)7653.0(2 LLL sss5 (1031826 95.(4. 22 7 )1()9.)5.0(2 LLLL ssss8 67.)164.(3918 222 1计算机系毕业设计开题报告报告日期： 年 月 日姓名： 学科专业： 论文题目： 基于单片机的有线传呼对讲系统的设计与实现 题目类型： 工程设计 . 题目来源： 结合生产实际 二、在选题过程中已查阅的文献资料（列出文献资料） ，还做了哪些调研、准备工作？1. 查阅的文献资料1罗凡华编.对讲机原理、使用及维修图集M.北京：人民邮电出版社，1993 2尹建华 张惠群 刘鲁源 刘迎澍编著.微型计算机原理与接口技术M.北京：高等教育出版社，20023李学海编著.EM78 单片机实用教程基础篇M.北京：电子工业出版社，2003 4白驹珩 雷晓平编.单片计算机及其应用M.成都：电子科技大学出版社，20005吴玉平译. MCS51 Microcontroller Fami