课程设计---4位二进制全加器全减器

组合逻辑电路课程设计之组合逻辑电路课程设计之 4 位二进制全加器位二进制全加器 全减器全减器 作者 姓名 周志敏作者 姓名 周志敏 学号 学号 2907301001 姓名 王光甫姓名 王光甫 学号 学号 2907301007 姓名 沈俊楷姓名 沈俊楷 学号 学号 2907301004 课程设计题目要求 使用使用 74LS28374LS283 构成构成 4 4 位二进制全加位二进制全加 全减器 全减器 具体要求 具体要求 1 1 列出真值表 列出真值表 2 2 画出逻辑图 画出逻辑图 3 3 用 用 VerilogVerilog HDLHDL 进行仿真 进行仿真 摘要摘要 加法器是数字系统中的基本逻辑器件 例如 为了节省资源 减法器和硬 件乘法器都可由加法器来构成 但宽位加法器的设计是很耗费资源的 因此在 实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面问 题 多为加法器的构成有两种方式 并行进位和串行进位方式 并行进位加法 器设有并行进位产生逻辑 运行速度快 串行进位方式是将全加器级联构成多 位加法器 通常 并行加法器比串行加法器的资源占用差距也会越来越大 本文将采用 4 位二进制并行加法器作为折中选择 所选加法器为 74LS283 74LS283 是 4 位二进制先行进位加法器 它只用了几级逻辑来形成和 及进位输出 由其构成 4 位二进制全加器 而四位的全减器可以用加法器简单 的改造而来 采用 Verilog HDL 对四位的全加器 全减器进行仿真 关键字关键字 74LS283 全加器 并行进位 串行进位 全减器 Verilog HDL 仿真 总电路设计总电路设计 一 硬件电路的设计一 硬件电路的设计 该 4 位二进制全加器以 74LS283 图 1 为核心 采用先行进位方式 极大 地提高了电路运行速度 下面是对 4 位全加器电路设计的具体分析 图 1 1 全加器 全加器是针对多于一位的操作数相加 必须提供位与位之间的进位而设计 的一种加法器 具有广泛而重要的应用 其除有加数位 X 和 Y 还有来自低位 的进位输入 CIN 和输出 S 全加和 与 COUT 送给高位的进位 满足下面等 式 CINYCINXYXCOUT CINYXCINYXNCIYXNCIYXCINYXS 其中 如果输入有奇数个 1 则 S 为 1 如果输入有 2 个或 2 个以上的 1 则 COUT 为 1 实现全加器等式的电路如图 3 所示 逻辑符号见下 图 2 图 3 2 四位二进制加法器 a 串行进位加法器 四位二进制加法器可以采用 4 个一位全加器及连成串行进位加法器 其实 现框图如下 输入 Input A3A2A1A0 加数输入 B3B2B1B0加数输入 C0 进位输入 CIN 输出 Output S3S2S1S0 和数输出 C4 进位输出 COUT b 超前位链结构加法器 令 产生进位 产生传输信 1 1 BACABCOUT CBAS i i iii BAG iii BAP 号 四位全加器的进位链逻辑可以表示为如下 0123412342343444 01231232333 0121222 0111 CPPPPGPPPGPPGPGC CPPPGPPGPGC CPPGPGC CPGC 根据上面对加法器的具体分析 下面给出的是 4 位二进制全加器的部分真 值表 A3A2A1A0B3B2B1B0CINS3S2S1S0COUT 00000000000000 00000000100010 00010001000100 00100001000110 00110001101010 00110010001010 01000000101010 00100010001000 01110000110000 01010000101100 10001000000001 10001000100011 10010011011000 10010100011010 10000110011100 10000110111110 10101001000111 10101001101001 10001001000011 10001001100101 下面是 74LS283 四位二进制全加器的逻辑电路图 以上部分是对 4 位二进制全加器电路硬件的详细设计 3 全减器 全减器有两种构造方法 方法一 全减器处理二进制算法的一位 其输入位为 X 被减数 Y 减数 和 BIN 借位输入 其输出位为 D 差 和 BOUT 借位输入 根据二进制减法表 可以写出如下等式 D X YBIN BOUT X Y X BIN BIN 这些等式非常类似于全加器中的等式 应该不足为奇 所以我们可以按照全 加器的构成思路来构造全减器 方法二 根据二进制补码的减法运算 X Y 可以通过加法操作来完成 也就是说 可以 通过把 Y 的二进制补码加到 X 上来完成 Y 的二进制补码等于 Y 1 其中 Y 等于 Y 的各个位取法 所以 X Y X Y X Y 1 即全减器可以通过全加器来实现 SELECT 我们将 74LS283 的 B 口的四个输入作如上图的改动 添加了一个选择端 select 通过他来控制是做加法运算还是减法运算 做减法运算 Select 1 时各个与非门的输出与输入相反 达到了去反的目的 此时 cin 1 从而实现了减法功能 做加法运算 Select 0 时各个与非门的输出与输入相同 达到了保持不变目的 此 时 cin 外部输入 从而实现了加法功能 全减器的真值表 利用 74ls283 构成 A3A2A1A0B3B2B1B0CINS3S2S1S0COUT 00000000000000 00000000100010 00010001000100 00100001000110 00110001101010 00110010001010 01000000101010 00100010001000 01110000110000 01010000101100 10001000000001 10001000100011 10010011011000 10010100011010 10000110011100 10000110111110 10101001000111 10101001101001 10001001000011 10001001100101 所以总的逻辑电路图如下所以总的逻辑电路图如下 SUM 4 SUM 3 SUM 1 SUM 2 74LS283 CIN SELECT 总的真值表 即将全加器真值表和全减器真值表合成而得 总的真值表 即将全加器真值表和全减器真值表合成而得 此处省略 此处省略 2 2 软件程序的设计软件程序的设计 本设计采用 Verilog HDL 语言的所设计的 4 位二进制全加器进行仿真 下 面是具体的 Verilog HDL 程序 第一步 建一 VHD 程序 半加器的 hadd v vhd library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity hadd v is port a b in std logic s c out std logic end hadd v architecture a of hadd v is signal temp std logic vector 1 downto 0 begin temp 0 s temp 0 c temp 1 end a 编译通过 第二步 建一 VHD 程序 全加器 fadd v vhd library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity fadd v is port a b ci in std logic s co out std logic end fadd v architecture a of fadd v is signal temp std logic vector 1 downto 0 begin temp 0 s temp 0 coA 0 b B 0 s S 0 c N1 h1 fadd v port map a A 1 b B 1 ci N1 s S 1 co N2 h2 fadd v port map a A 2 b B 2 ci N2 s S 2 co N3 h3 fadd v port map a A