电子专业面试笔试题库师-师兄师姐们留下的

1 题目篇 Gate Level Circuit Design 1 Implement XOR logic with 1 MUX and 1 INV 2 Implement A B C with NAND gate 3 Draw the D Flip Flop structure 4 Clock Divider by 2 3 4 5 Using flip flop and logic gate design a 1 bit adder with carry in and current stage carry out and next stage 6 Please draw schematic of a common SRAM cell with 6 transistors point out which nodes can store data and which node is word line control Verilog Coding 1 状态机 常见的是序列检测 考察状态转换图和代码 2 实现异步复位的 8 位寄存器 3 实现 2 3 4 分频电路 4 用 VERILOG 或 VHDL 写一段代码 实现消除一个 glitch 5 用 Verilog VHDL 写一个 fifo 控制器 包括空 满 半满信号 同步 or 异步 STA 与 if else 7 一位信号的跨时钟域的同步 8 设计电路 有握手信号同时有效的时候输出数据 同时检测输入 如果检测到 1 2 3 顺序输入的时 候 下一个输出无效 9 8bit 相乘再加一个 8bit 的书 结果的位数 10 X 4 Y 9 8 设计电路 英文试卷 英文作答 如无要求不能使用 verilog 作答 1 2 个寄存器之间 setup time 不满足 要求不增加 stage 重新组合电路使之能正常工作 2 超前进位加法器 verilog 编写 3 超前进位加法器与普通加法器相比哪个有优势 为什么 4 握手机制 序列检测的电路设计 5 看电路画输出波形 6 不同时钟域的信号交互问题 同步电路的 stage 数由何决定 7 5 a b 与 a 5 b 的区别 if else 与 a b c d 的区别 8 A B C 为无符号整数 A B C 是几位 设计 Z X 4 9 Y 8 的电路 高通笔试 40 道选择题 32 单选 8 多选 内容涉及数字电路 模拟电路 板级电路 通信的知识 瑞晟笔试 2012 9 16 一个小时 1 根据 mos 电路写表达式 2 两个数据异或后再位与或者位或什么意思 3 always 块 if 条件语句 会不会综合成锁存器 4 关于标准单元你知道什么 写之 5 A A 1 证明之 6 0 18 工艺的 0 18 指的是 工艺变小的影响 6 7 根据建立时间 保持时间 计算组合逻辑的最大最小延时 8 根据 Verilog 代码用门电路或者触发器 加法器 数据选择器表示 计数器 9 序列检测 分为重复检测和不重复检测 10 C 代码写搜索算法 大体 盛科网络 3 写出任务与函数的异同点 4 同步复位与异步复位的区别及优缺点 6 阻塞与非阻塞的区别 分别用于何种场合 7 给出两端代码的 c 的结果 Always posedge clk Begin A 2b c a end always posedge clk begin c a a 2b end initial begin clk 0 a 0 b 0 5 Clk 1 A 1 5 Clk 0 A 0 5 Clk 1 B 1 5 Clk 0 8 setup time hold time 定义及计算 9 Verilog 实现 5 分频 10 找规律 5 10 3 8 11 7 9 4 附加题 cd ls l mkdir test touch test rm rf test 思科面试 三个房间 每个房间两个面试官 每个房间半个小时 房间 1 1 随机数产生器 遍历 1 100 不得重复 2 一比特随机数产生器 产生 1 和 0 有权重 3 介绍项目 房间 2 1 英语自我介绍 2 英文介绍项目 交谈 3 同步 异步复位 跨时钟域 DC 综合 4 写 verilog 代码 大小可配计数器 房间 3 1 状态机设计 010 0110 01110 序列检测器 2 异步 fifo 中 almost full 产生逻辑 CISCO 数字集成电路设计基础知识 system verilog 看代码选择输出 Realsil 1 看 MOS 管求逻辑表达式 7 2 理解 a 5 0 j 1 2 的含义 4 为什么减小上拉电阻可以提高 I2C 的工作速度 在保证通信系统正常工作的情况下为什么不减小上拉电 阻 应用 1 用 JK 触发器设计计数器 要求能记录输入 1 的次数 2 CRC 校验编码 8 从 RTL synthesis 到 tape out 之间的设计 flow 并列出其中各步使用的 tool 未知 9 Asic 的 design flow 威盛 VIA 2003 11 06 上海笔试试题 10 写出 asic 前期设计的流程和相应的工具 威盛 11 集成电路前段设计流程 写出相关的工具 扬智电子笔试 先介绍下 IC 开发流程 1 代码输入 design input 用 vhdl 或者是 verilog 语言来完成器件的功能描述 生成 hdl 代码 语言输入工具 SUMMIT VISUALHDL MENTOR RENIOR 图形输入 composer cadence viewlogic viewdraw 2 电路仿真 circuit simulation 将 vhd 代码进行先前逻辑仿真 验证功能描述是否正确 8 数字电路仿真工具 Verolog CADENCE Verolig XL SYNOPSYS VCS MENTOR Modle sim VHDL CADENCE NC vhdl SYNOPSYS VSS MENTOR Modle sim 模拟电路仿真工具 ANTI HSpice pspice spectre micro microwave eesoft hp 3 逻辑综合 synthesis tools 逻辑综合工具可以将设计思想 vhd 代码转化成对应一定工艺手段的门级电路 将初级仿真 中所没有考虑 的门沿 gates delay 反标到生成的门级网表中 返回电路仿真阶段进行再 仿真 最终仿真结果生成的网 表称为物理网表 12 请简述一下设计后端的整个流程 仕兰微面试题目 13 是否接触过自动布局布线 请说出一两种工具软件 自动布局布线需要哪些基本元 素 仕兰微面 试题目 14 描述你对集成电路工艺的认识 仕兰微面试题目 15 列举几种集成电路典型工艺 工艺上常提到 0 25 0 18 指的是什么 仕兰微面试题 目 16 请描述一下国内的工艺现状 仕兰微面试题目 17 半导体工艺中 掺杂有哪几种方式 仕兰微面试题目 18 描述 CMOS 电路中闩锁效应产生的过程及最后的结果 仕兰微面试题目 19 解释 latch up 现象和 Antenna effect 和其预防措施 未知 20 什么叫 Latchup 科广试题 21 什么叫窄沟效应 科广试题 22 什么是 NMOS PMOS CMOS 什么是增强型 耗尽型 什么是 PNP NPN 他们有什么差别 仕兰微面试题目 23 硅栅 COMS 工艺中 N 阱中做的是 P 管还是 N 管 N 阱的阱电位的连接有什么要求 仕兰微面试 题目 24 画出 CMOS 晶体管的 CROSS OVER 图 应该是纵剖面图 给出所有可能的传输特性和转移特性 Infineon 笔试试题 25 以 interver 为例 写出 N 阱 CMOS 的 process 流程 并画出剖面图 科广试题 26 Please explain how we describe the resistance in semiconductor Compare the resistance of a metal poly and diffusion in tranditional CMOS process 威 盛笔试题 circuit design beijing 03 11 09 27 说明 mos 一半工作在什么区 凹凸的题目和面试 28 画 p bulk 的 nmos 截面图 凹凸的题目和面试 29 写 schematic note 越多越好 凹凸的题目和面试 30 寄生效应在 ic 设计中怎样加以克服和利用 未知 31 太底层的 MOS 管物理特性感觉一般不大会作为笔试面试题 因为全是微电子物理 公 式推导太罗索 除非面试出题的是个老学究 IC 设计的话需要熟悉的软件 Cadence Synopsys Avant UNIX 当然也要大概会操作 32 unix 命令 cp r rm uname 扬智电子笔试 AMD 2008 ASIC Design Part I 1 用 cmos 搭 Z A B C D 9 2 To implement any combinational logic what is the minimum set of logic gate Why there are so many types of standard cells in the library 3 What is Register file one port embedded RAM two port embedded RAM 4 Explain how current STA tools calculate the delay using lib including cell delay and wire delay 5 Write a sequence of 3 bit gray code Can you derive a general equation to convert binary to grey code 6 Show the IEEE754 binary representation for the floating point number 10 5 10 in single precision 7 A B C 为 8bit integer Z A B Z A B C 比较这两个设计的 delay difference in unit of gate 如 the difference is 4 Full Adder 1 MUXs 8 怎样将一个 single bit 信号从快时钟域送到慢时钟域 或慢送到快 Multi bit 信号呢 9 Suppose we have a pipeline which will process the data in 3 cycles Sometimes the source may have no data to send out and sometimes the sink may not be able to receive data Define the interface signals first and then design the internal control logic We must keep the throughput 1 data cycle and if there are any possibilities the source shall always be able to send out its data 10 设计一个计算连续 Leading Zeros 个数的电路 输入 8 bit 输出 4 bit 00001000 0100 00100010 0010 10001000 0000 可以 p