【优秀硕士博士论文】基于fpga与dsp的数字化ect系统

基于FPGA与DSP的数字化 ECT系统,答 辩 人： 指导老师： 教授,基于FPGA与DSP的数字化ECT系统,2,主 要 内 容,一. ET技术简介及作者主要工作,二. ECT正问题求解及电极优化设计,三. FPGA+DSP数字化ECT系统,四. 数字相敏解调,五. 系统实验测试,六. 总结与展望,基于FPGA与DSP的数字化ECT系统,3,一. ET技术简介及作者主要工作,基于FPGA与DSP的数字化ECT系统,4,ET 研 究 背 景,多相流广泛存在于石油、化工、食品等工业领域。了解多相流中的流型、流速、相浓度分布以及分相流量，对于生产过程的安全高效运行具有重要意义。现有的多相流测量技术主要基于传统测量仪表并结合实验修正，或结合新的信号检测和处理方法。高速数据采集与信息处理技术的进步，使电磁学、光学、声学、X射线、核辐射技术等非侵入式可视化测量技术进入多相流检测领域，并得到迅速发展。 电学成像技术(ET)是上世纪80年代后期发展起来的一种两相/多相流检测技术，它采用特殊设计的敏感电极空间阵列，以非接触或非侵入方式获取被测对象的流场信息，运用图像重建算法再现两相/多相流体在管道内或反应装置内部某一横截面上的分布状况，从而得到两相/多相流中离散相浓度分布及其随时间的变化规律，实现被测两相/多相流体在某一截面上的可视化。ET技术由于具备非侵入性、便携性、价格低廉及响应快等优势，一经出现，便受到广泛关注。,基于FPGA与DSP的数字化ECT系统,5,电学成像的工作原理,传感器空间阵列：将多相流体分布转换成输出电量；数据采集处理单元：将模拟电量转化为数字量，经过处理传送给计算机；图像重建显示单元：计算机根据图像重建算法重建出被测物场的介质分布并显示。,图1-1 电学成像系统,基于FPGA与DSP的数字化ECT系统,6,电学成像系统的分类,ERT,ECT,EMT,测量被测场域的磁导率分布,测量被测场域的电容率即介电常数分布,测量被测场域的电阻率或电导率分布,基于FPGA与DSP的数字化ECT系统,7,电容层析成像技术,电容层析成像技术（ECT）是基于电容敏感机理的ET技术。被测介质介电常数的变化影响阵列电极间的测量电容值，通过管道外部电极的测量，获取管内介电常数的变化，从而得到管内介质的图像分布。,图1-2 电容层析成像系统,基于FPGA与DSP的数字化ECT系统,8,本课题研究意义,速度和精度是评价电学层析成像系统的两个重要性能指标。由于ECT系统的敏感场具有软场特性，即敏感场分布受被测介质分布影响，将会很大程度上影响重建图像的质量，这种非均匀性依赖于敏感阵列电极的结构参数。因此，对传感器的优化设计具有重要意义。模拟成像系统均采用模拟器件，而模拟器件有其固有的缺陷，如速度、精度、温漂等。电容层析成像技术广泛采用模拟滤波解调的方法，由于模拟器件低通滤波器内在的特性，无法在缩短稳定时间的同时保证精度，成为制约系统性能提高的瓶颈。图像重建算法多采用PC机完成，成像时间较长。FPGA、DSP等数字器件性能的不断提升与应用范围的不断拓宽，使ECT系统的数字化成为可能。,基于FPGA与DSP的数字化ECT系统,9,主要工作内容,基于ECT敏感场的软场特性分析，借助有限元仿真软件COMSOL构建ECT成像系统敏感阵列电极的三维模型，以敏感场分布的均匀性和相关系数为优化指标，对ECT敏感阵列电极进行了优化设计。设计并实现了一套基于FPGA+DSP的16电极数字化ECT系统。FPGA与前端硬件电路接口，完成系统逻辑控制和信号预处理，简化了控制与接口电路，提高了系统工作的可靠性；DSP连接FPGA和PC主机，实现信号后处理、图像重建算法，最后通过PCI接口将图像灰度值传送给PC主机进行成像。利用FPGA和DSP实现了三种数字解调方法。并利用FPGA灵活实现了扫频和多频同时激励及对测量信号的解调。,基于FPGA与DSP的数字化ECT系统,10,主要工作内容,基于对各种图像重建算法的研究，得出乘累加（MAC）运算是各种成像算法的主要运算，利用具有硬件乘法器的DSP实现了线性反投影算法和Landweber预迭代等图像重建算法，结果表明比利用PC机实现成像算法的速度明显提高。对数字化ECT系统进行了性能实验研究，包括静态及动态性能测试，对气液两相流进行了实时成像。该系统具有测量精度高、成像效果清晰、工作稳定可靠以及可扩展性强的特点。,基于FPGA与DSP的数字化ECT系统,11,二. ECT正问题求解及电极优化设计,基于FPGA与DSP的数字化ECT系统,12,ECT的正问题与逆问题,敏感场介电常数分布,敏感场,敏感场 电势分布,边界电压激励,敏感场介电常数分布,敏感场,敏感场边界电压分布,边界电压激励,(a) 正问题,(b) 逆问题,图2-1 ECT的正问题与逆问题,基于FPGA与DSP的数字化ECT系统,13,ECT的正问题,已知敏感场内被测介质的介电常数分布，外部激励作用于敏感场的阵列电极（即亦知敏感场的边界条件），求解电磁场的电势或电流分布。,根据高斯通量定理即可求出该电极板上的感应电荷量，进而获取各电极之间的电容值。,基于FPGA与DSP的数字化ECT系统,14,灵敏度定义1,敏感场分布函数的定义为单元k（k=1，2，m）中单位面积上的物质介电常数发生变化时引起的电极对间电容C的变化率。对于油/气两相流，电极对间电容敏感场分布定义为,需先根据管道内各像素点介质变化引起的电容变化，再计算ECT敏感分布，计算量较大且繁琐 。,基于FPGA与DSP的数字化ECT系统,15,灵敏度定义2,i和j分别为第个i极板和第j个极板加激励电压，而其余极板接地时第个单元内的电势分布；U为激励电极上所加电压值。表征了ECT传感器场域内介质分布和电势分布之间的直接关系，建立了直接计算敏感分布的理论方法，极大压缩了计算量 。,基于Geselowitz灵敏度理论,基于FPGA与DSP的数字化ECT系统,16,由于ECT系统的敏感场具有软场特性，即敏感场分布受被测介质分布影响，将会很大程度上影响重建图像的质量，这种非均匀性依赖于敏感阵列电极的结构参数。因此，对传感器的优化设计具有重要意义。,软场特性,基于FPGA与DSP的数字化ECT系统,17,COMSOL仿真软件,COMSOL Multiphysics 是一套模拟软件包，它可用于模拟所有可用偏微分方程（PDEs）描述的物理过程。它提供了一个完善的多物理场模拟的平台，可以使用它来联立求解任何耦合的物理场问题。结合Matlab应用COMSOL可以进行电极尺寸优化设计、电极结构优化设计、激励模式仿真及算法研究等工作。,基于FPGA与DSP的数字化ECT系统,18,ECT阵列电极尺寸优化,图2-2 ECT电极三维模型,ECT系统电容测量值微弱，为保证测量幅度，一般选择矩形电极。考虑到测量电容值较小，ECT电极在圆周上的占空比应选择比较大的值。ECT电极的占空比分别取0.55，0.6，0.65，0.7。每种占空比设定电极高度与管道半径的比值分别为1.2，1.4，1.6，1.8。,基于FPGA与DSP的数字化ECT系统,19,电极优化设计指标,均匀性相关系数,基于FPGA与DSP的数字化ECT系统,20,优化目标 （1） 均匀性,电学成像系统的敏感场分布是非均匀的。靠近管壁和激励电极处敏感场的灵敏度高，场域的中心区域灵敏度低。如果灵敏场分布极不均匀，表示场域的非线性程度高，进行线性化处理时引入的误差大；敏感场越均匀，系统的不适定性越弱。,基于FPGA与DSP的数字化ECT系统,21,优化目标（1） 均匀性,随电极尺寸变化，灵敏场的均匀性差别较小，且变化没有规律。,表2-1 16种模型的灵敏场均匀性比较,基于FPGA与DSP的数字化ECT系统,22,优化目标（2） 相关系数,为评定成像质量，将设定图像与重建图像的相关系数作为评价指标,能够判断重建图像与原始图像的相关程度，较好地衡量成像精度，相关系数越大，相关性越强，成像精度越高。,基于FPGA与DSP的数字化ECT系统,23,优化目标（2） 相关系数,在各种电极宽度情况下，当电极高度为1.8R时，相关系数最大；且当电极宽度占空比为0.65时，相关系数最大。,表2-2 16种模型最大相关系数比较,基于FPGA与DSP的数字化ECT系统,24,优化目标（2） 相关系数,当电极高度为1.8R时，相关性较强，其最大相关系数大于其它曲线的最大相关系数。,(a) =0.55,(b) =0.60,(c) =0.65,(d) =0.70,图2-3 16种模型的相关系数变化曲线,基于FPGA与DSP的数字化ECT系统,25,成 像 效 果 比 较,图2-4设置被测对象,图2-5 16种模型的相关系数变化曲线,基于FPGA与DSP的数字化ECT系统,26,ECT电极优化设计结论,矩形电极宽：占空比0.65高：1.8R ，R为管道半径,基于FPGA与DSP的数字化ECT系统,27,三. FPGA+DSP数字化ECT系统,基于FPGA与DSP的数字化ECT系统,28,1. 数字化方案的确定,表3-1 课题组已有的两套数字化ECT系统,基于FPGA与DSP的数字化ECT系统,29,1. 数字化方案的确定,表3-2 FPGA与DSP比较,基于FPGA与DSP的数字化ECT系统,30,1. 数字化方案的确定,图3-1 数字化ECT系统的结构框图,系统逻辑控制信号预处理,数据后处理 图像重建算法,基于FPGA与DSP的数字化ECT系统,31,1. 数字化方案的确定,POWER,RS232/RS422,SDRAM,FLASH,DSP JTAG,FPGA JTAG,图3-2 FMC6416P板卡系统结构框图,基于FPGA与DSP的数字化ECT系统,32,2. FPGA的设计实现,系统逻辑控制设置PGADDSFIFO,图3-3 FPGA内部结构图,基于FPGA与DSP的数字化ECT系统,33,FPGA 系统逻辑控制,设置激励、检测电极,设置交流PGA增益,启动 FIFO,是否最后测量通道？,是否最后激励通道？,Y,Y,N,选通测量通道,初 始 化,结 束,图3-4 FPGA程序设计流程,基于FPGA与DSP的数字化ECT系统,34,FPGA 设置PGA,图3-7 PGA增益变化前后的测量值,图3-6 THS7001输出增益与控制端的关系,C/V,C/V,MUX,ADC,ACPGA,图3-5 电压测量电路,基于FPGA与DSP的数字化ECT系统,35,FPGA DDS,DDSIP Core,14bit DAC,8bit DAC,LPF,Vref,控制信号,图3-8 信号源硬件结构,基于FPGA与DSP的数字化ECT系统,36,FPGA DDS,图3-9 DDS仿真波形,基于FPGA与DSP的数字化ECT系统,37,FPGA DDS,表3-3 本信号源与AD7008比较,基于FPGA与DSP的数字化ECT系统,38,FPGA FIFO,图3-10 系统数据采集单元,基于FPGA与DSP的数字化ECT系统,39,2. DSP的设计,信号处理FIR,FFTEDMA图像重建算法PCI,基于FPGA与DSP的数字化ECT系统,40,DSP EDMA,增强型直接存储器访问（Enhanced Direct Memory Access，EDMA）是TMS32064x的一种重要的数据访问方式，共64个通道，每个通道都有一个事件与之关联，每个事件相当于一个同步信号，触发相应通道的数据传输，在没有CPU参与的情况下，实现数据在DSP的各个存储器之间的搬移。,表3-4 C64x EDMA传输参数寄存器,基于FPGA与DSP的数字化ECT系统,41,DSP EDMA,PDT（Peripheral Device Transfer）传输模式： PDT允许数据直接从一个外部设备（如FIFO），传输到另一个外部存储器（如SDRAM），每次传输只占用1个总线周期。,图3-11 FIFO到SDRAM的接口电路,基于FPGA与DSP的数字化ECT系统,42,DSP 图像重建算法,目前，ET成像系统的图像重建多基于Windows操作系统的PC机，采用VisualC+编程实现。以本课题组的TJU_ET_II软件系统为例，当该软件运行于P4-2.0G CPU，256MB内存的PC机上，LBP算法和基于Landweber的预迭代算法均达到30幅/秒的实时成像速度，可满足实验室一般应用的需求，但距离工业过程成像要求还有一定差距。影响ET系统实时成像速度的主要因素有： （1）数据采集速度；（2）数据传送速度；（3）算法实现速度；（4）图像显示速度。采用基于PCI的数字化系统后，算法实现速度成为影响成像速度的关键。在算法实现的过程中，涉及到大量矩阵乘法运算，一般PC机难以胜任。DSP内部有硬件乘法器，其独特的乘累加指令MAC能在一个指令周期内完成一次乘法和一次加法操作，使其更适于做矩阵运算。由此可见，DSP适用于实时图像重建实现。,基于FPGA与DSP的数字化ECT系统,43,线性反投影算法,线性反投影的矩阵形式为,其中，g和分别为归一化的m维灰度向量和n维电容向量，m和n分别为有限元剖分网格数和电容独立测量数。上式可重写为,所以，计算维灰度向量，即为m*n维的灵敏度矩阵与n维的归一化电容向量的乘积。,基于FPGA与DSP的数字化ECT系统,44,Landweber迭代算法,Landweber迭代算法的迭代格式为,基于Landweber的预迭代重建算法，将Landweber迭代过程分解为离线预迭代和在线一步成像两个过程,离线预迭代，首先确定初始值,然后进行广义逆矩阵迭代计算,在线一步成像：,基于FPGA与DSP的数字化ECT系统,45,Landweber迭代算法,对于基于Landweber的预迭代图像重建算法，亦可将上式写为,可见，LBP算法与Landweber预迭代算法，主要由矩阵相乘实现。将上式进行分解,基于FPGA与DSP的数字化ECT系统,46,重建算法的实时性,16电极ECT，有限元剖分480个单元，每组240个数据进行图像重建，配置为P4-2.0G CPU、256M内存的PC机，在C语言的软件环境下，以LBP算法为例，只计算灰度值，不进行显示，每秒200次；利用历史数据回放（即考虑重建算法和显示）每秒成像60幅。对于复杂的算法，需要更长的时间。本系统选用TMS3206416，时钟频率达到600MHz。内含两个硬件乘法器，每个时钟周期可完成4个16bit16bit的乘法，每秒实现2400MMAC（百万次乘累加）。当时，完成LBP算法和基于Landweber预迭代算法需要做115200次MAC运算，用PC机实现需5ms，而用TMS3206416仅需48us，算法实现速度提高了上百倍。,基于FPGA与DSP的数字化ECT系统,47,DSP PCI,PCI（Peripheral Component Interconnect）即为“外围设备互连”，具有即插即用的特点，支持主从方式传输数据。目前PC机上的PCI总线采用数据地址复用、宽度为32位、频率为33MHz，可提供132MB/s的突发数据传输率、支持多个主设备控制总线。以往基于DSP的PCI系统开发，由于内部没有PCI接口，必须外接接口芯片（如PC19054，AM-CCS5933等），调试复杂，性价比较低。TI公司的新一代DSP芯片TMS320C6416内部集成了一个符合PCI规范V2.2的32Bit/33MHz、3.3V PCI桥，由EDMA的地址产生硬件与DSP相连。主机通过PCI接口可以访问DSP整个片内RAM、集成外设以及片外存储器（通过EMIF），加载FPGA、DSP程序等。,基于FPGA与DSP的数字化ECT系统,48,开 始,初始化寄存器,开启采样,求取灰度值,调用dsp_fft(),通知PC机取数,使能中断,启动EDMA,N = 120？,关中断,求取幅值,等待中断,结 束,开中断,响应中断,中断返回,图3-12 DSP主程序流程图,基于FPGA与DSP的数字化ECT系统,49,主机端程序设计,开 始,打开设备,复位DSP,下载FPGA程序,EMIF初始化,下载DSP程序,运行DSP程序,建立事件,主机中断允许,主机读取数据,INTA=1?,Stop=1?,结 束,等待事件发生,设置flag = 1,图3-13 PC机程序流程图,基于FPGA与DSP的数字化ECT系统,50,四. 数字相敏解调,基于FPGA与DSP的数字化ECT系统,51,相敏解调,由C/V转换电路测得的电压信号为交流信号，如何有效提取其中的有用信息而准确反应被测场域的分布，是相敏解调要解决的问题。,基于FPGA与DSP的数字化ECT系统,52,模拟ECT系统中的相敏解调,图4-1 模拟ECT系统的结构图,基于FPGA与DSP的数字化ECT系统,53,乘法解调,ui,ur,uout,Uout,t,t,t,t,图4-2 乘法解调示意图,基于FPGA与DSP的数字化ECT系统,54,乘法解调的缺点,采用模拟器件进行解调，低通滤波器的稳定时间是影响系统成像速度的主要因素。而低通滤波器的稳定时间与截止频率成反比。理论上，选取较低的截止频率，能有效抑制噪声，提高系统的精度；然而，越低，滤波器的稳定时间就越长，系统速度降低。可见，模拟解调滤波已成为进一步提高系统速度与精度的瓶颈。此外，模拟ECT系统一般采用两个DDS芯片，分别产生激励和解调参考信号，但即便使用同一个晶振，也无法保证激励和参考信号的频率完全一致，势必影响解调的精度。数字解调可以克服上述问题。,基于FPGA与DSP的数字化ECT系统,55,数字ECT系统中的相敏解调,图4-3 数字化ECT系统的结构图,基于FPGA与DSP的数字化ECT系统,56,数字相敏解调方法,利用FPGA实现了数字正交解调；利用DSP实现了FFT，由频谱提取被测信号幅值；利用DSP对采样信号进行数字FIR滤波，然后直接提取幅值，该方法既简单又省时；,基于FPGA与DSP的数字化ECT系统,57,1. 正交序列解调,基于FPGA与DSP的数字化ECT系统,58,1. 正交序列解调,ui(t),ADC,DDS,I,R,ui(n),i(n),q(n),MAC,MAC,CORDIC,A,图4-4 FPGA实现正交解调,基于FPGA与DSP的数字化ECT系统,59,1. 正交序列解调,图4-5 FPGA正交序列解调结果,基于FPGA与DSP的数字化ECT系统,60,2. FFT解调,傅里叶变换（Fourier Transform）是一种将信号从时域到频域的变换，在信号处理方面具有广泛的应用。离散傅里叶变换（DFT）从理论上解决了数字计算机的应用与信号分析相结合的问题，但由于用于实际计算量太大而使应用受到限制。直到1965年由Cooly和Turkey建立了快速傅里叶变换（FFT），DFT的应用才成为现实。,称为旋转因子或蝶形因子。,基于FPGA与DSP的数字化ECT系统,61,2. DSP实现FFT解调,FFT算法的数据操作具有高度重复的特点，特别是乘加操作。DSPs在很大程度上就是针对上述运算特点设计的。与通用处理器相比，DSPs拥有硬件乘法器，能在单指令周期内完成一次乘法和一次加法，而且大多数DSP芯片都提供专门的FFT指令（如位倒序寻址、实现FFT算法所必需的比特反转等），使得FFT算法在DSP芯片上实现的速度更快。600MHz时钟的C64x完成1024点定点FFT的时间仅需10us，比传统DSPs要快1到2个数量级。为应用DFT技术，必须将无限信号截断成时限信号，这将产生所谓“泄漏现象”。通过适当选取窗函数，可以减少泄漏。常用的有矩形窗、三角函数窗（巴特利特窗函数），以及由余弦函数构成的汉宁窗函数、海明窗、布莱克曼窗函数等。,基于FPGA与DSP的数字化ECT系统,62,DSP实现FFT解调,系统采用C64x高速DSP芯片，对被测信号进行频谱分析，分为以下三步：采样模拟信号，得到离散的数字信号；构建窗函数，对数据进行截取；对截取数据应用FFT，得到结果。TI公司提供了以TMS320C64x系列芯片为基础的DSPLIB库，该库包含自适应滤波、相关、FFT、滤波与卷积、算数运算、矩阵运算等八类共40个函数。全部由汇编语言编写，充分发挥DSP的硬件特性，运算速度快，且可由C语言方便调用，实现C语言与汇编语言的混合编程。,基于FPGA与DSP的数字化ECT系统,63,DSP实现FFT解调,由于FFT算法总是假设采样信号为完整周期信号，本系统激励信号为500kHz，采样频率为10MHz，所以采样点N应为20的整数倍；而FFT算法要求N为2的整数次幂，不能满足采样信号为整数周期信号，影响解调结果的精度。,图4-6 利用DSP实现FFT解调的结果,基于FPGA与DSP的数字化ECT系统,64,3. FIR滤波后直接提取幅值,图4-7 原采样信号与经过滤波的信号,基于FPGA与DSP的数字化ECT系统,65,3. FIR滤波后直接提取幅值,窗函数法设计FIR原则：尽量减少窗口频谱的旁瓣，使能量集中在主瓣，以减少波动的幅度和次数，提高阻带衰减。即，主瓣不能太窄。主瓣的宽度应尽量窄，以得到尽量陡的过渡带。可以看出，上面两个条件是相互矛盾的，所以需要根据不同的性能要求，设计出不同的窗口函数。,基于FPGA与DSP的数字化ECT系统,66,3. FIR滤波后直接提取幅值,利用Matlab中的滤波器设计分析工具 FDATool ；近年，由Math Works公司和TI公司共同开发的Matlab Link for CCS开发工具（CCSLink），实现了在Matlab、TI CCS开发环境和DSP硬件间的双向连接，可利用Matlab强大的数据处理、分析、可视化功能处理CCS和目标DSP中的数据，简化了DSP软件开发的分析、调试和验证过程，缩短了软件开发周期。,基于FPGA与DSP的数字化ECT系统,67,3. FIR滤波后直接提取幅值,表5-1 各种窗函数特性的比较,基于FPGA与DSP的数字化ECT系统,68,3. FIR滤波后直接提取幅值,图4-8 几种窗函数的时域和频域图比较,基于FPGA与DSP的数字化ECT系统,69,3. FIR滤波后直接提取幅值,图4-9 利用DSP实现FIR滤波获取的测量值,基于FPGA与DSP的数字化ECT系统,70,4. 多频激励与解调,由于某些物质（如生物组织）的阻抗具有随频率变化的特性，即在不同频率下其阻抗幅值及相位均不同。为有效区分不同物质或同一物质的不同状态，需进行多频激励与测量。多频激励包括扫频与多个频率同时激励。本系统激励信号源采用FPGA内部IP核DDS外接D/A转换器构成，可灵活实现扫频与多频同时激励。解调可采用DSP实现FFT或采用FPGA实现正交序列解调，基于前面对各种相敏解调方法的分析，系统采用FPGA实现对多频信号的数字解调。,基于FPGA与DSP的数字化ECT系统,71,（1） 扫频激励与解调,信号源输出频率范围,(b) fe = 500KHz,(c) fe = 250KHz,(d) fe = 100KHz,正交序列解调,图4-10 扫频激励解调结果,(a) fe = 1MHz,基于FPGA与DSP的数字化ECT系统,72,（2）多频同时激励与解调,多频激励信号源,fe1,fe2,DDS1,DDS2,图4-11 多频信号源输出波形仿真结果,DAC,fe1 = 500KHz,fe2 = 250KHz,基于FPGA与DSP的数字化ECT系统,73,（2）多频同时激励与解调,图4-12 信号源输出结果,图4-13 电极1激励、2测量结果,基于FPGA与DSP的数字化ECT系统,74,（2）多频同时激励与解调,假设激励信号含有m个频率分量，其幅度分别为Ak，角频率为ak，将其注入成像目标区域，所测信号每周期N点均匀采样，得到序列：,第k个频率分量的同相、正交参考信号由FPGA内部DDSk模块提供：,基于FPGA与DSP的数字化ECT系统,75,由三角函数的正交性，即可得第k个频率分量的实部和虚部信息，进而可得到其幅值Ak和相角k。,基于FPGA与DSP的数字化ECT系统,76,五. 系统实验测试,基于FPGA与DSP的数字化ECT系统,77,1. 系统性能测试,测量条件：1.8pF 瓷片电容，重复测量100次激励电压两种情况VP-P=2.38VVP-P=16.8V评判指标：标准差信噪比,基于FPGA与DSP的数字化ECT系统,78,1. 系统性能测试,STDEV1=0.00079SNR1 = 67.19dB,(a) 激励电压幅值VP-P = 2.38V,(b) 激励电压幅值VP-P = 16.8V,STDEV2=0.00018 SNR2 = 79.63dB,图5-1 ECT测量固定电容,基于FPGA与DSP的数字化ECT系统,79,1. 系统性能测试,通道一致性传感器结构一致性16路测量电路对称性,图5-2 ECT空场测量U型曲线,基于FPGA与DSP的数字化ECT系统,80,1. 系统性能测试,系统前端16路C/V转换电路PCB布线不完全对称，造成测量值不对称；电极与测量电路之间的16根屏蔽线较长，可能不均匀；电极板与管壁之间的气隙分布情况、各电极板的相对位置、管壁厚度及其不均匀性及管径的不均匀性等。PCB板布线时必须注意各C/V转换电路的对称性； 采用有源电极可以避免引线造成的误差； 注意管道厚度尽量均匀，电极与管壁尽量密合。,基于FPGA与DSP的数字化ECT系统,81,2. 静态成像,基于FPGA与DSP的数字化ECT系统,82,2. 静态成像,基于FPGA与DSP的数字化ECT系统,83,3. 气液两相流水平管成像结果,基于FPGA与DSP的数字化ECT系统,84,六. 总结与展望,基于FPGA与DSP的数字化ECT系统,85,工 作 总 结,基于ECT敏感场的软场特性分析，借助有限元仿真软件COMSOL构建ECT成像系统敏感阵列电极的三维模型，以敏感场分布的均匀性和相关系数为优化指标，对ECT敏感阵列电极进行了优化设计。深入研究了电容层析成像系统的数字化技术，设计并实现了一套基于FPGA+DSP的16电极数字化ECT系统。该系统由FPGA实现系统前端逻辑控制与信号预处理；DSP实现数字信号后处理和图像重建算法，并与上位机进行PCI通讯；最后由PC机显示重建图像。对本系统进行了一系列性能测试，包括重复性实验、通道一致性检测和静动态实验。系统测量标准偏差为0.00018，信噪比为79.83dB，对多