第一章 CPLD系统板说明.doc

第一章 CPLD系统板说明一、概述EDA实验开发系统是一种多功能、高配置、高品质的EDA教学与开发设备。适用于大学本科、研究生的EDA教学、课程设计和毕业设计，也适用于大专院校、科研院所做项目开发之用。该系统采用PLD的独特控制技术，使整个主控制系统在主板上的控制逻辑实现了最优化，减小了系统面积，同时增加了可靠性，使得EDA实验开发系统能满足从简单的数字电路实验到复杂的数字系统设计实验，并能一直延伸到综合电子设计等创新性实验项目。实验方法上用EDA技术实现传统硬件设计方式，彻底抛弃了传统实验中需要连接大量导线的实验方式。与有连线操作的实验模式相比，可节省宝贵的实验时间，提高实验效率，并能减少实验故障率。该系统采用集成稳压电源供电，使电源系统的稳定性大大提高，同时又具备完备的保护措施。为适应世界上多家PLD公司器件的应用，该系统采用“主板+下载板”双层结构，通过更换不同型号下载板，可与LATTICE、ALTERA、XILINX、AMD等四个著名PLD公司的产品相适配，适应了各院校不同的教学需求。 二、 下载板简介 本实验系统为用户配备了两块下载板，可以放两块下载板同时作实验。下载板置于主板的上方，一块是ALTERA的EPM7128SL84-15，另块是ALTERA的EPF8282ALC84-4，下载板的电源由主板供给，每一块下载板上都设有十针下载插口（下载口旁边还设有LED指示），可从微机并口直接下载程序至FPGACPLD。所有IO引出脚和全局信号都通过插孔在下载板上引出，供实验开发用。以上这些功能使得下载板既可与主板配合形成一个实验系统，也可作为一个理想的开发工具独立使用。下载板是实验系统的核心，可在EDA实验系统的左边和右边各放一块。每一块下载板上都有个十针下载口与微机的并口相连接，由开发系统将设计文件编程(俗称下载)到CPLDFPGA芯片中；为适应不同的PLD厂商及不同型号CPLDFPGA，设计了不同的下载板。本EDA实验开发系统配套两种CPLD/FPGA下载板。1、主要技术参数（1）EPM7128下载板板上配有ALTERA公司的CPLD芯片，EPM7128SL84-15。EPM7128SL84-15资源：密度2400门；封装PLCC84：延时5ns；IO门：68个；EDA开发软件：MAX+PLUS10.0；（2）EPF8282ALC84-4下载板板上：配有ALTERA公司FPGA芯片：EPF8282ALC84-4；EPF8282ALC84-4资源：密度l0000门；封装PLCC84；EDA开发软件：MAX+PLUS10.0；2、下载板结构（1）下载板中央放置一块可插拔的PLCC84封装的CPLDFPGA芯片。（2）下载板左下侧有一个十针插口，用于和主板相连。（3）ALTERA下载板左上角和ALTERA下载板右上角分别放一个十针插座用于下载程序至CPLDFPGA；此外，ALTERA下载板的左上角分别是全局信号插孔。（4）下载板的四周是所有IO引脚的插孔，旁边标有I0引脚的脚引。（5）下载板与主板配合使用时，可形成个完整的实验系统。（6）下载板也可作为一个开发工具独立使用。下载板的这些功能，可使其广泛用于科研开发、毕业设计、课程设计以及全国大学生电子设计竞赛赛前培训之中。三、 主板简介主要技术参数（1）实验系统电源实验系统内置了集成稳压电源，使整个电源具有短路保护、过流保护功能，提高了实验的稳定性。 主板的右上角为电源总开关，当把220V交流电源线插入主板后，打开电源开关，主板得电工作。为适用多种需要，配置了+5V，+12V，5V电压供主板和外设需要，通过右上角的插针排和插孔输出到外设。此外，还设有螺旋保险插孔保护实验箱。（2）RS232接口RS232接口通过MAX232芯片实现与计算机的串行通讯，通过接口引出信号。（3）单片机最小系统单片机最小系统的核心是ATMEL公司的AT89S52单片机，AT89S52右边的按键是复位键，按下时单片机复位，单片机的左右各放两排插孔，分别是：P0.0P1.7，P1.0P1.7，P2.0P2.7，P3.0P3.7，它们可以实现单片机实验和高级的FPGA开发。其它接口为：ALE、PSEN、RESET接口。（4）模拟量接口八个模拟量接口，通过插孔引出。（5）DA转换器DA转换器由DA0832，LM324芯片组成，(8位，05V电压输出)，对应的接口序号为：数据信号：D0D7；片选信号：/CS；读有效信号OE。（6）AD转换器AD转换器和 DA转换器相临，主要由ADC0809组成，(8位)对应的接口序号为：模拟输入：IN0-IN7；基准电压：REF+，REF -；读写信号：RD，WR；输出信号：D0D7；检测信号：I0；地址锁存允许：ALE。（7）16位拨动开关16位拨动开关由KlK16组成，每一位都有相应LED(DlD16)指示，当拨码开关拨上边时输出高电平，LED亮；拨下边时输出低电平，由插孔l16输出。（8）24位按键开关24位按键开关位于主板中下方，由按键KlK24组成，有六排，第一排按下时是高电平，弹上时是低电平，由插孔J3lJ34输出；第二排按下时是低电平，弹上时高电平，由插孔J41J44输出；第三到第六排是4*4的行列式键盘；由L1L4，H1H4输出。（9）静态显示数码管静态显示区由数码管DP1DP6组成，由插孔输出，供静态显示用。（10）双列直插40插座及下载口区 该区主要由双列直插40封装的51系列单片机芯片、IC30l插座和JTAGl十针下载插座组成。IC30l的上下左右各放两排IO接口全局信号插孔，旁边标有脚号，可直接从计算机上下载程序到51单片机芯片。（11）彩色LED显示区一部分是8位红色发光二极管，它们构成一环状，高电平亮，可作为状态指示用；另一部分是交通灯，由东西南北四组红绿黄发光二极管构成，高电平亮。（12）数字时钟源主要是根据实验板面板上的标注，通过短路帽的不同接插方式，来获得不同的分频比，使目标芯片获得不同的时钟频率信号。（13）动态扫描显示区系统的显示采用8位8段共阴或共阳数码管(高电平有效)，所对应的接口序号为：段码：a，b，c，d，e，f，g，h；位选：L1，L2，L3，L4，L5，L6，L7，L8。（14）蜂鸣器蜂鸣器(高电平TTL驱动)从其下方对应输入口，会产生lKHz的信号响声。（15）继电器控制区继电器控制区主要由K1K7七个继电器及其驱动电路组成，高电平TTL驱动，输出接口分别为J99，J88，J77。（16）EEPROMEEPROM(AT29C256)，用来保存数据信息，接口序号为：数据线：D0D7；地址线：A0A14；读有效信号：OE；写有效信号线：WE；片选信号线：/CE；（17）系统控制区系统控制区位于主板的左边下载板下面，主要由EPM7128控制主板的逻辑功能，提高了系统的稳定性。（18）下载板接口两个下载板接口位于主板的左边和右边，可以同时放两块下载板。四、 主要实验项目本实验系统由于采用模块化设计，各模块之间既相互独立，又可相互组合，完成各种类型实验。其中包括验证性基础实验，综合性、设计性、创新性实验以及研究开发性、创新性、及全国电子大赛赛前培训实验等。以下列举了本实验系统能做的部分EDA技术课程实验项目。EDA技术课程实验实验一 38译码逻辑设计(图形法)实验二 组合逻辑电路设计(一)实验三 组合逻辑电路设计（二）实验四 基本触发器电路设计实验五 七人表决器电路的设计实验六 英语字母显示电路实验七 编码器的设计实验八 七段显示译码器的设计实验九 异步计数器的设计实验十 多路选择器的设计实验十一 四位比较器电路的设计实验十二 四位全加器的设计实验十三 四位移位寄存器的设计实验十四 设计一个8位串行数字密码锁控制电路实验十五 频率计的设计实验十六 出租车计费器的设计第二章 实验实验一 38译码逻辑设计(图形法)一、实验目的l、学习并掌握MAX+PLUS10.0 Altera CPLD软件开发平台。2、通过一个简单的38译码器的设计，掌握图形编程的使用方法。3、掌握组合逻辑电路的静态测试方法。二实验步骤（1）进入windows操作系统，打开MAX+PLUS10.0。1、启动FileProject Name菜单，输入设计项目的名字。点AssignDevice菜单，选择器件(本设计全选用EPM7218) 。见图2.1.1。2、启动菜单FileNew，选择Graphic Editor File，打开原理图编辑器，进行原理图设计输入。 图2.1.1（2）设计的输入1、编辑环境下放置一个器件 在原理图的空白处双击鼠标左键，出现图2.1.2。 在光标处输入组件名称或用鼠标点取组件，OK即可。 如果安放相同组件，只要按住Ctrl键，同时用鼠标拖动该组件 图2.1.3为组件安放结果图2.1.2 图2.1.32、在器件的管脚上添加连线 在元件引脚附近，鼠标光标自动由箭头变为十字。按住鼠标左键拖动，即可画出连线如图2.1.4。 图2.1.43、保存原理图单击保存按钮，对于第一次输入的新原理图，出现类似文件管理器的图框，选择合适的目录和名称保存刚才输入的原理图2.1.4，原理图的扩展名.GDF，本实验中取名为：。（3）原理图编译启动MAX+PLUSIICOMPILER菜单，按START开始编译，生成.SOF和.POF等文件，以便硬件下载和编程时调用，同时生成.RPT文件，如图2.1.5。 图2.1.5（4）管脚的重新分配锁定：启动MAX+PLUSFLOORPLIN EDITOR菜单命令，出现如图2.1.6所示的画面： 图2.1.6FLOORPLAN EDITOR显示该设计项目的管脚分配，这是由软件自动分配的。用户可随意改变管脚分配。管脚编辑过程如下（见图2.1.7）：1按下CURRENT ASSIGNMENTS FLOORPLAN，所有的输出都会出现在UNASSIGNED NODES栏框内。2用鼠标按住某输入输出门名称，并拖到下面芯片的某一管脚上，松开鼠标左键，使完成一个管脚的分配。（5）实验电路板上的连线用拨码开关的低三位代表译码器输入(A，B，C)，将之与ALTERA(EPM71288415芯片)的35，36，37芯片的管脚相连；用LED来表示译码器的输出，将它们与 54，55，56，57，58，60，61，63管脚相连。(我们实验例程的管脚分配结果)ABCLED0LED1LED2LED3LED4LED5LED6LED70001000000010001000000010001000001100001000000100001000101000001000110000001011100000001注意：以上实验电路板上的连线可根据自己对管脚的锁定情况而定。图2.1.7（6）器件的下载与配置1启动MAX+PLUSPROGRAMMER菜单，出现如图2.1.8所示对话框。2选择JTAGMULTIDEVICE JIAG CHAIN菜单项。3启动JTAGMULTIDEVICE JTAG CHAIN SETUP菜单项。4点击SELECT PROGRAMMING FILE按扭，选择要下载的.pof文件(对于MAx7000S系列)，然后按ADD加到文件列表中。5如果不能正确下载，可点击DETECT JTAG CHAIN INFO按扭进行测试，查找原因。最后按OK退出。6这时回到图2.1.8的状态，按CONFIGURE按扭完成下载。 图2.1.8附：用硬件描述语言完成编译器的设计(1) 生成设计项目文件。(2) 启动FILENEW菜单命令。如图2.1.9 图2.1.9（3） 选择TEXT EDITOR FILE，点击OK。（4） 键入程序如下： 1ibrary ieee； use ； entity eda i s port( a，b，c：in std-logic； d：out std-logic-vector（7 downto 0） ) ；end eda；architecture behaviour of eda isbegin case (c，b ，a) iswhen “000”d“l”；when “00l”d“”；when “0l0”d“”；when “011”d“0000l000”；when “l00”d“000l0000”；when “l0l”d“00l00000”； when “l10”d“”； when othersd“”；end case；end behaviour；（5）存成.VHD文件，然后进行编译即可。其他都与原理图输入相同。 实验二 组合逻辑电路设计（一）一实验目的1、掌握组合逻辑电路设计方法。2、掌握组合逻辑电路的静态显示测试方法。3、比较原理图输入和文本输入的优劣。二、实验的硬件要求1、输入：按键开关4个，拨码开关4个2、输出：LED灯3、主芯片：ALTERA下载板三、实验内容设计一个四舍五入判别电路，其输入为842lBCD码，要求当输入大于或等于5时判别电路输为l，反之为0。四、实验报告要求（一）预习报告要求1 写出该电路设计详细过程（要求列出真值表、求出最简逻辑函数表达式）；2 用图形编程法设计该电路；3 写出描述实现该硬件电路的VHDL程序；4 写一些对于两种硬件设计输入法的优劣心得。（二）实验报告1 写出详细实验步骤；2 列出实现该电路的程序清单；3 画出CPLD引脚连线图。4 记录实验数据及结果。实验三 组合逻辑电路设计（二）一实验目的1、掌握组合逻辑电路设计方法。2、掌握组合逻辑电路的静态显示测试方法。3、比较原理图输入和文本输入的优劣。二、实验的硬件要求1、输入：按键开关4个，拨码开关4个2、输出：LED灯3、主芯片：ALTERA下载板三、实验内容设计四个开关控制一盏灯的逻辑电路，要求：合任开关(灯亮)，断任一开关(灯灭)。四、实验报告要求（一）预习报告要求1 写出该电路设计详细过程（要求列出真值表、求出最简逻辑函数表达式）；2 用图形编程法设计该电路；3 写出描述实现该硬件电路的VHDL程序；4 写一些对于两种硬件设计输入法的优劣心得。（二）实验报告1 写出详细实验步骤；2 列出实现该电路的程序清单；3 画出CPLD引脚连线图。4 记录实验数据及结果。2、设计四个开关控制一盏灯的逻辑电路，要求：合任开关(灯亮)，断任一开关(灯灭)。实验三 基本触发器电路设计一、实验目的l、 设计D锁存器2、掌握时序电路的设计二、实验原理(锁存器) 正沿触发的D触发器的电路符号如下所示，它是一个正沿触发的D触发器，有一个数据输入端d，一个时钟输入端q。D锁存器的真值表如下所示。从表中可以看到，D锁存器输入端d的数据只有在CLK上升沿到来时才可以传递到输出端q。D锁存器真值表如下数据输入端时钟输入端数据输出端DCLKQX0不变X1不变0上升沿01上升沿1三、实验内容l、 通过模拟和仿真分析，验证触发器的逻辑功能及触发方式。2、扩展任务：设计其它触发器如RS触发器，并研究其相互转化的方法。四、实验报告要求1、对于原理设计要求有设计过程2、写出D锁存器的源程序3、详细论述实验步骤实验四 七人表决器一、实验目的1、初步掌握VHDL语言程序设计；2、学会用行为描述方式来设计电路。二、实验原理 用七个开关作为表决器的输入变量，输入变量为逻辑1时表示表决者赞同；输入变量为0时，表示表决者不赞同；输出逻辑l时，表示表决通过，输出逻辑0时，表示表决不通过；当表决器的七个输入变量中有4个以上(含4个)为1时，则表决输出为1；否则为0。 七人表决器的设计方案很多，比如用多个全加器用组合电路实现。用VHDL语言设计七人表决器时，也有多种选择。常见的VHDL语言描述，我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。 采用行为描述时，可用一变量来表示选举通过的人数。当选举人大于或等于4时为通过，绿灯亮。描述时，只须检查每一个输入的状态（赞同为l，不赞同为0），并将这些状态值相加，判断状态值的和即可得到状态输出。三、实验内容1、用VHDL语言设计上述电路；2、下载并验证结果四、设计提示1、初次接触VHDL语言注意语言程序的基本结构、数据类型及运算操作符；2、了解变量和信号的区别；3、了解进程内部顺序执行语句及进程外部并行执行语句的区别；五、实验报告要求1、写出七人表决器的VHDL语言设计源程序2、书写实验报告时要结构合理、层次分明、在分析叙述时注意语言的流畅。 实验五 英语字母显示电路一、实验目的l、实现十六进制计数显示。2、实现常见英文字母显示。 实验目的数码管除了可以显示09的阿拉伯数字外，还可以显示一些英文字母。数码管由7段显示输出，利用7位的组合输出，就可以形成26个英文字母的相对应显示。表2l显示常见的字母与7段显示关系。 段字母ABCDEFGA1110111B0011111C1001110D1111101E1001111F1001111G0110111H0110111P1100111L0001110表2l常见的字母与7段显示关系二、实验内容l、编写一个简单的0F轮流显示的十六进制计数器电路。2、编写一个显示上述字母的轮换显示电路。3、通过仿真或观察波形验证设计电路的正确性。4、锁定引脚并下载验证结果。三设计提示字母轮换显示电路可以采用状态图的方式设计，对于每一个时钟脉冲，将改变一种状态。四实验报告要求l、 叙述电路的工作原理。2、写出设计心得体会。 实验六 编码器一、实验目的1、用文本法设计编码器2、了解编码器的原理3、掌握基本语句的用法二、实验原理 编码器是将2N个分离的信息代码以N个二进制码来表示。如果一个编码器有N条输入线及M条输出线，则称之为NM编码器三、实验内容l、编写一个83线编码器的电路(真值表如下表)Y0Y1Y2Y3Y4Y5Y6Y7A0A1A210000000000010000000010010000001000010000011000010001000000010010100000010110000000011112、通过仿真或观察波形验证电路的正确性3、锁定并下载并验证结果四、实验报告内容l、 叙述电路的工作原理2、写出设计心得体会实验七 译码器一、实验目的1、用VHDL语言设计七段显示译码器2、了解译码器的设计原理3、掌握自己设计实体的方法二、实验原理输入码与输出码之间的对应关系为输入四位BCD码输出七段驱动共阴极数码管，如下表所示：ABCDgfedcba00000111111000100001110010101101100111001111010011001100101110110101101111100011100001111000111111110011100111三、实验内容1、用VHDL语言编一个47段显示译码器电路。2、用逻辑仿真来观察结果。3、把程序下载到芯片，接一个七段数码管观察结果的正确性。四、实验报告要求1、写出47译码器的VHDL语言源程序。2、写出心得体会。 实验八 同步计数器一、实验目的1、掌握同步计数器的设计原理；2、用VHDL语言设计同步技术器。二、实验原理同步加法计数器的功能表如下，当脉冲上升沿到来后，计数输出端增l，达到最大值时清零。RSENCLKQ3 Q2 Q1 Q01XXX0 0 0 001X上升沿预置值001上升沿计数器加1000X保持不变 同步加法计数器的功能表三、实验内容1、分析同步计数器的工作原理2、用VHDL语言设计一个四位计数器3、通过仿真和下载验证电路的正确性四、实验报告要求l、写出四位同步计数器的VHDL源文件；2、画出四位同步计数器的仿真波形；3、写出设计心得体会。实验九 异步计数器一、实验目的l、掌握异步计数器的工作原理；2、用VHDL语言设计异步计数器；3、用结构及描述来设计异步计数器及和行为描述相比较。二、实验原理异步计数器的工作原理如下图，通常由于采用异步时钟，工作延时比较大。三、实验内容l、用VHDL语言设计四位异步计数器2、通过仿真或观察波形图验证设计的正确性3、编译下载验证结果四、设计提示l、 注意IF语句的嵌套；2、注意脉冲消抖问题。五、实验报告要求l、写出四位异步计数器的VHDL源程序；2、叙述模块间的通讯工作原理；3、画出工作波形图。 实验十 多路选择器一、实验目的1熟练掌握多路选择器的设计方法；2用VHDL语言中不同的语句来描述。二、实验原理 四选一多路选择器的原理如下图及下表，由Sl， S0来选择d0 ，dl ，d2 ，d3的信号，并使其能在Q上输出。S1S0Q00d 001d 110d 211d 3XX0三、实验内容1、用VHDL语言的不同语句分别描述任务选择器，并通过编译仿真比较不同语句描述的区别。2、通过仿真下载并通过硬件验证实验结果。四、实验报告要求l、写出几种不同的VHDL源程序；2、画出电路的时序仿真波形；3、分析不同VHDL语句的优劣；4、写出设计心得体会。实验十一 比较器一、实验目的1熟悉比较器的工作原理及逻辑功能；2用VHDL语言描述四位比较器电路；3通过下载验证电路的正确性。二、实验原理 该四位比较器有两个输入端口a和b，三个输出端q0，ql，q2，当ab时，q01；当ab时，qll；当ab时q2l； 功能表如下q0q1q2ab100a=b010ab001 功能表三、实验内容1、用VHDL语言设计四位比较器；2、通过仿真或硬件连接验证电路的正确性。四、实验报告要求l、写出四位比较器的VHDL语言源程序；2、详细叙述工作原理并阐明比较器在设计中的重要作用。实验十二 四位全加器一、实验目的1用VHDL语言的结构描述来实现电路；2熟悉大型项目中总体电路的模块化；3熟练程序包的调用，进位的处理；4掌握全加器的工作原理。二、实验原理 用结构描述电路，设计中要用到位全加器WORK中的ADDERPKG中，所以在设计中要调用WORK库。三、实验内容1用VHDL语言结构描述方法设计电路；2调用WORK库中的程序包ADDERPKG；3通过仿真验证电路的正确性。四、实验报告要求l写出全加器的VHDL语言源程序；2写出程序包调用的心得体会。 实验十三 移位寄存器一、实验目的l、掌握移位寄存器的存储原理与移位原理；2、用VHDL语言设计串入并出移位寄存器电路；3、设计一个4位串入并出移位寄存器电路。二、实验原理 当时钟信号边沿到来时，输入端的数据在时钟边沿的作用下逐级向后移位，达到一定位数后输出，如下图所示。三、设计内容1用VHDL语言编写出源程序；2通过仿真验证实验电路的正确性。四、实验报告要求1写出4位串入并出移位寄存器的VHDL源程序；2详述4位串入并出移位寄存器的工作原理；3写出心得体会。实验十四 分频器一、实验目的1、学会使用VHDL语言设计68倍积分分频器；2、学会使用积分电路设计；3、根据仿真结果分析设计的优缺点。二、实验原理一般分频器的频率分布比较不均匀，可以从表1了解到一般分频器的频率分布；积分分频器的频率分布比较均匀，见表2。来源信号频率1K除NN=1N=2N=3N=4N=5N=6N=7N=8分频结果1K500333250200167143表 1来源信号频率1K 分频结果=来源频率 xN/15加NN=1N=2N=3N=4N=5N=6N=7N=8分频结果1252503755006257508751K表 2可见，假如计数的累加器值N6则分频结果频率是：分频结果来源频率xN15lKHZx68750HZ。这个公式可以由四位计数器电路的序列表了解，如表3所示。序列顺序积分器的计数内容分频输出Q3Q2Q1Q0OP100001201100311 001400101510001611100701001810101表3 从表中可以看出在8个时钟周期里Q3的状态共改变了6次。三、实验内容1、用VHDL语言写出源程序；2、通过编译仿真、波形分析来验证设计；3、下载验证(用示波器)。四、实验报告要求1、写出68倍积分分频器的VHDL源程序；2、说明积分分频器与一般加减分频的区别；3、详细叙述68倍积分分频器的工作原理。 实验十五 Moore型状态机 一、实验目的l、熟悉状态机(Moore型)的工作原理；2、用VHDL语言设计状态机电路；3、学会使用状态机设计电路。二、实验原理Moore型状态机的输出与状态有关而与输入无关，如以下图所示：若目前处于S0时，输入为0则状态机将维持状态0不变；若输入为l则下个状态将改变为Sl，但不论输入是什么，此时输出均为0。三、实验报告要求1、写出状态机的VHDL源程序；2、详细叙述状态机的工作原理；3、画出工作时序波形图。 实验十六 MEALY型状态机一、实验目的1 熟悉MEALY型状态机的工作原理；2 用VHDL语言设计状态机电路；3 学会使用状态机电路。二、实验原理MEALY型状态机的输出不但与状态有关，而且与输入有关，见下图 上图中目前状态为S3，若输入状态是0则输出是0，且下一个状态更换成Sl；而输入为l，则输出为l，且下一个更换成S0。三、实验内容1用VHDL语言设计上图状态机；2通过仿真下载验证电路的正确性。四、实验报告要求1写出状态机的VHDL语言源程序；2详细叙述MEALY型状态机的工作原理；3画出工作时序波形图。 实验十七 多波形发生器一、实验目的了解D/A转换的工作原理，熟悉DAC0832的使用方法。二、硬件要求1、主芯片：EPM7128SLC8415；2、模拟功能块DAC0832；3、4位八段显示数码管；4、示波器(非本教学系统设备)；5、拨码开关。三、实验原理 DAC0832将输入的数字量(8位)转化成04.96V的模拟电压， EPLD器件产生了四种循环变化的数据量：1、0255（8bit）循环加法记数；2、2550（8bit）循环减法记数；3、02550（8bit）循环加减法记数；4、0，20H，40H，60H，80H，A0H，C0H，E0H八进制计数器。将计数器的八位输出接到DAC的八位输入，可以产生四种波形（频率相同）：1、递增斜坡； 2、递减斜坡； 3、三角波； 4、递增阶梯波本试验完全用硬件描述语言实现。四、实验内容 EPLD芯片将时钟分频，产生可选模式(四种)，将DOUT70接入AD558的D70，用示波器来观察DAC的波形输出。实验连线： EPF7128SCL844：clk接时钟源；model接拨码开关；reset接按键开关；DAout70接DAC的D7o输入： DAC：/CE，CS接逻辑器“0”电平。五、选做实验与2864芯片配合，产生近似正弦波形。实验十八 交通灯控制器一、实验任务及要求1、 能显示十字路口东西、南北两个方向的红、黄、绿的指示状态，用两组红、黄、绿三色灯作为两个方向的红、黄、绿灯。“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后再回00；2、能实现正常的倒计时功能，用两组数码管作为东西南北方向的倒计时显示，显示时间为红灯35秒，绿灯50秒，黄灯5秒。3、能实现特殊状态功能（1）按Sl键后，能实现特殊状态功能； （2）显示倒计时的两组数码管闪烁1s；（3）计数器停止计数并保持在原来状态；（4）东西、南北，路口均显示红灯状态；（5）特殊状态解除后能继续计数。4、能实现总体清零功能，按下SB键后，系统实现总清零，计数器由初始状态计数，对应状态的指示灯亮。5、用VHDL语言设计符合上述功能要求的交通灯控制器，并用层次化设计方法设计电路。6、控制器、计数器的功能用功能仿真的方法验证，可通过有关波形确认电路设计是否正确。7、完成电路全部设计后，通过系统实验箱下载实验验证课题的正确性。二、设计说明与提示交通灯控制器框图如图2.18.1所示。各模块电路功能如下：1、 从电路框图可以看到由计数器、控制器组成了最基本的电路，其中计数器 A、B经过数据选择器MUX82，以BCD码输出的形式通过译码器与外部数码管相连；控制器控制各信号灯的状态以及计数器的计数，暂停计数。2、 基准频率分频器可以分出标准的1KHz频率信号，用于减计数的时钟信号以及控制器内触发器的时钟信号。3、MUX82是二选一数据选择器，用于特殊情况发生时显示器闪烁信号的产生。4、计数器A、B通过控制器的控制对减计数器进行预置。5、控制器电路模块如图5.18.2所示。 图5.18.1 交通灯控制器电路框图 图5.18.2 主控制器电路框图其中K为特殊状态，S2为清零信号，A、B分别为计数器A、B。图5.18.3 交通灯控制器简单流程图三、 实验报告要求1、画出顶层原理图；2、对照交通灯电路框图分析电路工作原理；3、写出各功能模块的VHDL语言源文件；4、叙述各模块的工作原理；5、详述控制器部分的工作原理，给出详细电路图，写出VHDL语言源文件，画出有关状态的变化；6、写实验报告时应结构合理，层次分明，在分析时注意语言的流畅。实验十九 频率计一、实验任务及要求1、设计一个3位十进制频率计，其测量范围为lMHz。量程分l0KHz、100KHz、1MHz档(最大读数为9.99KHz，99.9KHz，999.9KHz)，量程自动转换规则如下：（1）读数大于999时，频率计处于超量程状态，此时显示器发出溢出指示（最高位显示F其余各位不显示），下一次测量时，量程自动增加一档；（2）读数小于999时，频率计处于欠量程状态；下一次测量时，量程自动增大一档。2、显示方式如下：（1）采用记忆显示方式，即计数过程中不显示数据，待计数过程结束后，显示计数结果并将此显示结果保持到下一个计数结束，显示时间不小于1秒；（2）小数点位置随量程变换自动移位；（3）送入信号应是符合CMOS电路要求的脉冲或正弦波；（4）设计符合上述功能的频率计，并用层次化方法设计电路；（5）控制器、计数器、锁存器的功能，用功能仿真方法验证，还可通过观察有关波形确认电路设计是否正确；（6）完成电路设计后在实验系统上下载，验证课题的正确性。二、设计说明与提示频率计测频原理如图2.19.1所示：模块电路功能如下：1、每次测量时，用由时钟信号产生的闸门信号启动计数器，对输入脉冲信号计数，闸门信号结束即将计数结果送入锁存器，然后计数器清零，准备下一次计数，但下一次计数的开始，需待设定的显示时间结束。为与时钟信号同步，在此时间结束后还有一段准备时间。2、显示电路为三位动态扫描电路，可以参阅以前的电路。计数器为999十进制加法计数器，可由3个十进制计数器连成锁存器为一保持电路。分频器由控制器控制，选择输出时钟信号用于控制闸门。分频器可分为0.1秒，0.01秒0.001秒。控制器由时序机组成。图2.19.1 频率记测频原理图 图2.19.2 频率计工作波形图三、实验报告要求1画出顶层电路图；2对照频率计波形图分析原理；3写出各功能模块的VHDL语言源文件；4叙述各模块的工作原理；5详述控制器的工作原理，绘出框图，写出源文件；6书写实验报告时应结构合理，层次分明，在分析时注意语言的流畅。 实验二十 四人抢答器一、实验任务及要求l、设计用于竞赛的四人抢答器(1) 有多路抢答器，台数为四；(2) 具有抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警；(3) 能显示超前抢答台号并显示犯规警报；2、系统复位后进入抢答状态，当有一路抢答键按下时，该路抢答信号将其余各路抢答封锁，同时铃声响，直至该路按键松开，显示牌显示该路抢答台号。3、用VHDL语言设计符合上述功能要求的四人抢答器，并用层次设计方法设计该电路；4、完成电路全部设计后，通过系统实验箱下载验证设计课题的正确性。二、设计说明与提示四人抢答器框图如图2.20示：系统复位后，反馈信号为一个高电平，Kl 、K2 、K3、K4输入有效。当抢答开始后，在第一位按键后，保持电路低电平，同时送显示电路，让其保存按键的台号并输出，同时反馈给抢答台，使所有抢答台输入无效，计时电路停止