第8讲 半导体存储器

第8讲 半导体存储器 一 存储器的构成 二 存储器与CPU的连接 半导体存储器由存储体 地址寄存器 地址译码驱动电路 读 写控制逻辑 数据寄存器 读 写驱动器等六个部分组成 通过系统数据总线 地址总线和控制总线与CPU相连 如图所示 一 存储器的构成 存储体是存储器的核心 是存储单元的集合体 每个存储单元又由若干个基本存储电路 或称存储元 记忆单元 组成 按记忆单元在运行中能否长时间保存信息分为静态存储器 SRAM 和动态存储器 DRAM 1 存储体 静态RAM是利用双稳态触发器来记忆信息的 只要不断电 信息不会丢失 功耗较大 速度快 作Cache DRAM依靠电容存储电荷的原理存储信息 使用时需要不断给电容充电 功耗较小 容量大 速度较快 作主存 SRAM存储器 1 六管静态MOS记忆单元电路 T1 T3 MOS反相器 Vcc 触发器 T2 T4 MOS反相器 T5 T6 控制门管 Z Z 字线 选择存储单元 位线 完成读 写操作 W W 2 定义 1 T1导通 T2截止 0 T1截止 T2导通 1 组成 3 工作 T5 T6 Z 加高电平 高 低电平 写1 0 4 保持 只要电源正常 保证向导通管提供电流 便能维持一管导通 另一管截止的状态不变 称静态 导通 选中该单元 电流 读1 0 Z 加低电平 T5 T6截止 该单元未选中 保持原状态 静态单元是非破坏性读出 读出后不需重写 2 静态RAM基本电路 A 触发器非端 A触发器原端 T1 T4 1 静态RAM基本电路的读操作 2 静态SRAM基本电路的写操作 单管动态存储元 DRAM存储器 1 组成 Cs 记忆单元 Cs W 位线 Z 字线 T T 控制门管 Z 字线 W 位线 2 定义 0 Cs无电荷 电平低 1 Cs有电荷 电平高 VDD DRAM依靠电容存储电荷的原理存储信息 VDD CS 字线 位线 T 写1 使位线为低电平 高 T导通 低 T截止 低 若CS上无电荷 则VDD向CS充电 把1信号写入了电容CS中 若CS上有电荷 则CS的电荷不变 保持原记忆的1信号不变 3 工作 VDD CS 字线 位线 T 高 T导通 低 T截止 高 写0 使位线为高电平 若CS上有电荷 则CS通过T放电 若CS上无电荷 则CS无充放电动作 保持原记忆的0信号不变 把0信号写入了电容CS中 VDD CS 字线 位线 T 接在位线上的读出放大器会感知这种变化 读出为1 高 T导通 高 读操作 首先使位线充电至高电平 当字线来高电平后 T导通 低 1 若CS上无电荷 则位线上无电位变化 读出为0 2 若CS上有电荷 并使位线电位由高变低 则会放电 4 保持 Z 加低电平 T截止 该单元未选中 保持原状态 单管单元是破坏性读出 读出后需重写 称动态 Cs W 位线 Z 字线 T VDD 为了维持MOS型动态记忆单元存储的信息 每隔一定时间必须对存储体中的所有记忆单元的栅极电容补充电荷 这个过程就是刷新 从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止 这一时间间隔称为刷新周期 DRAM的刷新 最大刷新间隔 在此期间 必须对所有动态单元刷新一遍 2ms 刷新方法 按行读 仅需要行地址 不需要列地址 刷新对CPU是透明的 刷新一行所用的时间 刷新周期 存取周期 刷新一块芯片所需的刷新周期数由芯片矩阵的行数决定 2ms内集中安排所有刷新周期 刷新方式 死区 用在实时要求不高的场合 1 集中刷新 2ms 50ns 2 分散刷新 各刷新周期分散安排在存取周期中 100ns 用在低速系统中 2ms 3 异步刷新 例 各刷新周期分散安排在2ms内 用在大多数计算机中 每隔一段时间刷新一行 128行 15 6微秒 每隔15 6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有行 15 6微秒 15 6微秒 15 6微秒 刷新请求 刷新请求 DMA请求 DMA请求 动态RAM和静态RAM的比较 存储原理 集成度 芯片引脚 功耗 价格 速度 刷新 动态半导体存储器的特点是 A 在工作中存储器内容会产生变化B 每次读出后 需要根据原存内容重新写入一遍C 每隔一定时间 需要根据原存内容重新写入一遍D 在工作中需要动态地改变访存地址有静态RAM与动态RAM可供选择 在构成大容量主存时 一般就选择 高速缓冲存储器Cache一般采取 A 随机存取方式B 顺序存取方式C 半顺序存取方式D 只读不写方式 C 动态RAM A 地址译码器 地址译码电路能把地址线送来的地址信号转换成输出端的高电位 以便选择所要访问的存储单元 地址译码有两种方式 一种是单译码方式 适用于小容量存储器 另一种是双译码方式 适用于大容量存储器 单译码结构也称字结构 地址译码器只有一个 译码器的输出叫字选线 而字选线选择某个字 某存储单元 的所有位 例如 地址输入线n条 经地址译码器译码 可译出2n个状态 分别对应2n条字线 某一字线被选中时 同一行中的各位b1 bk就都被选中 由读写电路对各位实施读出或写入操作 1 单译码方式 双译码结构又称重合法 所对应的存储器是位结构的 可以减少选择线的数目 地址译码器分成X向和Y向两个译码器 若每一方向有n 2个输入端 它可以译出2n 2个输出状态 那么两个译码器交叉译码的结果 共可译出2n 2 2n 2 2n个输出状态 其中n为地址输入线的数目 但此时译码输出线却只有2 2n 2根 例如n 12 双译码输出状态为212 4096个 而译码线仅只有2 26 128根 2 双译码方式 片选与读写控制电路 一个存储体通常由多个存储器芯片组成 CPU要实现对存储单元的访问 首选要选择存储器芯片 即进行片选 然后再从选中的芯片中依照地址码选择相应的存储单元读 写数据 通常 芯片内部存储单元的地址由CPU送出的n n由片内存储容量2n决定 条低位地址线完成选择 地址线直接接到所有存储芯片的地址输入端 即CPU送出的低位地址码用作片内寻址 来选择片内具体的存储单元 而芯片的片选信号则是通过CPU的高位地址线译码得到 作片外寻址 以选择该芯片的所有存储单元在整个存储地址空间中的具体位置 1 全地址译码方式 2 部分地址译码方式 3 线选译码方式 除直接与存储器芯片相连的地址线外 所有剩余的高位地址线都被连接到地址译码器 参加地址译码 其译码输出作为存储器芯片的片选信号 优点 每一个存储单元只对应内存空间的一个地址即抵制无重叠 缺点 译码电路复杂 费硬件 部分地址译码方式也称为局部地址译码方式 其方法是某些高位地址线被省略而不参加地址译码 简化了地址译码电路 但地址空间有重叠 优点 简化了地址译码电路 省硬件 缺点 地址空间有重叠 浪费了地址空间 线选法是指用存储器芯片片内寻址以外的系统的高位地址线中的某一条 作为存储器芯片的片选控制信号 优点 选择芯片不需要外加逻辑电路 译码线路简单缺点 地址重叠区域多 不能充分利用系统的存储器空间 实现片选的方法可分为三种 即全译码法 部分译码法和线选法 所以存储单元的地址由片内地址信号线和片选信号线的状态共同决定 芯片的封装 存储体 地址译码器和读写线路封装成一个芯片 芯片外部有地址引脚 数据引脚和控制信号引脚等 存储芯片 地址端 A9 A0 数据端 D3 D0 控制端 片选CS 0选中芯片 1未选中芯片 写使能WE 0写 1读 电源 地 例 SRAM芯片2114 1K 4位 外特性 地址端 A7 A0 数据端 Di 入 控制端 片选 写使能WE 0写 1读 电源 地 分时复用 提供16位地址 Do 出 行地址选通RAS 列地址选通CAS 0时A7 A0为行地址 高8位地址 0时A7 A0为列地址 低8位地址 1脚未用 或在新型号中用于片内自动刷新 外特性 例 DRAM芯片2164 64K 1位 存储校验线路 主存一般采用海明校验码纠正数据出错 二 存储器与CPU的连接 1 地址线的连接 2 数据线的连接 3 读 写线的连接 4 片选线的连接 中央处理器对存储器进行读 写操作 首先由地址总线给出