《eda技术与项目训练》试卷05

常州信息职业技术学院 学年第学期 电子与电气工程学院级 EDA 技术与项目训练 课程期末试卷 05 卷 请将答案写在答题纸上 在试卷上答题无效 班级姓名学号成绩 一 选择题 每小题 2 分 共 40 分 1 下列选项中 哪些项在 VHDL 程序设计文件中属于可选部分 A 库和实体B 实体和结构体C 结构体和配置D 库 程序包和配置 2 关于 VHDL 中实体说明的格式 以下叙述不正确的是 A 实体说明以 ENTITY 实体名 IS 开头 以 END 实体名 结束 B 实体说明中包含类属表和端口说明两部分 C 端口说明中只需要规定端口的模式即可 D 实体名一定要与设计文件同名 3 不符合 1987 标准 VHDL 的标识符是 A a 1 inB a in 2C 2 aD asd 1 4 下列哪个数据类型不必事先声明而可以直接引用 A STD LOGIC C BIT B STD LOGIC VECTOR D 前面三个答案都是错误的 5 STD LOGIG 1164 中定义的高阻是字符 A XB x C zD Z 6 关于关系运算符的说法正确的是 A 如果 a 和 b 都是字符型数据 则不能用 关系运算符 B 关系运算只用于整数类型的数据 C 关系运算的数据类型必须相同 D 关系运算的数据类型可以不相同 7 布尔表达式 Y AB C 的正确 VHDL 表达式是 A Y A AND B OR C C Y AC C B Y A AND B OR C D Y A AND B C 8 下面哪个不是顺序语句 A blockB ifC caseD wait 9 在 VHDL 中 IF 语句中至少应有 1 个条件句 条件句必须由哪个表达式构成 A BITB STD LOGICC BOOLEAND INTEGER 10 在 VHDL 中 条件信号赋值语句 WHEN ELSE 属于语句 A 并行和顺序B 顺序C 并行D 不存在的 11 下面有关块语句的说法不正确的是 A 块语句本身是并行语句 并且块内部所包含的语句也是并行语句 B 块语句的使用不影响逻辑功能 C 块嵌套时 子块声明与父块声明的对象同名时 父块声明将忽略掉子块声明 D 块语句将一系列并行描述语句进行组合 目的是改善并行语句及其结构的可读性 12 下面有 WHEN ELSE 语句的说法不正确的是 第 1 页 共 9 页 A 赋值目标必须是信号 B 不能有重叠的条件分支 C 选择信号赋值语句与进程中的 IF 语句等价 D 需要把表达式的所有可能取值都列举出来 否则最后条件必须为 OTHERS 13 下列哪一项不属于 VHDL 中的数据对象 A ConstantB VariableC SignalD Package 14 以下关于 VHDL 中常量的声明正确的是 A Constant Width Integer 8 B Constant Width Integer 8 C Variable Width Integer 8 D Variable Width Integer 8 15 VHDL 文本编辑中编译时出现如下的报错信息 Error instead VHDL syntax error signal declaration must have but found begin 其错误原因是 A 信号声明缺少分号 B 错将设计文件存入了根目录 并将其设定成工程 C 设计文件的文件名与实体名不一致 D 程序中缺少关键词 16 可编程逻辑器件的英文简称是 A FPGAB PLA C PALD PLD 17 在 EDA 工具中 能将硬件描述语言转换为硬件电路的重要工具软件称为 A 仿真器B 综合器C 适配器D 下载器 18 在 MAX PLUSII 集成环境下为图形文件产生一个元件符号的主要作用是 A 综合B 编译C 仿真D 被高层次电路设计调用 19 以下哪种方法不是 MAX PLUSII 所支持的设计输入方法 A 图形输入法 B 文本输入法 C 面向对象输入法 20 有如下定义 signal a b bit signal y bit vector 1 downto 0 下面正确的表达式是 D 波形输入法 A y a B y b C y b and a D y b USE IEEE STD LOGIC 1164 ALL ENTITY ASM LED IS PORT CLR CLK IN STD LOGIC LED1 LED2 LED3 OUT STD LOGIC END ARCHITECTURE A OF ASM LED IS 1 STATES IS S0 S1 S2 S3 S4 S5 SIGNAL Q STD LOGIC VECTOR 0 TO 2 SIGNAL STATE STATES BEGIN P1 PROCESS CLK 2 BEGIN IF CLR 0 THEN STATESTATESTATESTATESTATESTATESTATE S0 END CASE END IF END PROCESS P1 P2 PROCESS CLR 3 BEGIN IF CLR 0 THEN LED1 1 LED2 0 LED3 LED1 1 LED2 0 LED3 LED1 0 LED2 1 LED3 LED1 0 LED2 1 LED3 LED1 0 LED2 0 LED3 LED1 0 LED2 0 LED3 LED1 0 LED2 0 LED3 1 END CASE END IF END PROCESS P2 END ARCHITECTURE A 二 在下面横线上填上合适的语句 完成 1 对 2 分配器的设计 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY demuti 2v IS PORT D S IN STD LOGIC Y0 Y1 OUT STD LOGIC END demuti 2v ARCHITECTURE a OF demuti 2v IS BEGIN PROCESS BEGIN IF S 0 THEN Y0 D ELSE Y1 4 5 END IF END PROCESS END a 三 在下面横线上填上合适的语句 完成 3 位乘法器的设计 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY multi3 IS PORT A B IN STD LOGIC VECTOR 2 DOWNTO 0 Y OUT STD LOGIC VECTOR 5 DOWNTO 0 END multi3 ARCHITECTURE a OF multi3 IS 第 4 页 共 9 页 输入输出 状态变量 Heat 制热 Cool 制冷 Just right 温度正好 0 0 Temp low 温度低 1 0 Temp high 温度高 0 1 SIGNAL temp1 STD LOGIC VECTOR 2 DOWNTO 0 SIGNAL temp2 STD LOGIC VECTOR 3 DOWNTO 0 SIGNAL temp3 STD LOGIC VECTOR BEGIN 6 DOWNTO 0 temp1 7 WHEN B 0 1 ELSE 000 temp2 A temp3 A Y heat 0 cool 0 IF temp low 1 THEN state cold ELSIF temp high 1 THEN state 10 ELSIF temp high 0 AND temp low 0 THEN state heat 0 cool 1 IF temp high 0 AND temp low 0 THEN state just right ELSIF temp high 1 THEN state hot ELSIF temp low 1 THEN state heat 11 cool 0 IF temp high 0 AND temp low 0 THEN state just right ELSIF temp high 1 THEN state hot ELSIF temp low 1 THEN state 12 END IF END CASE END IF END PROCESS END bhv 五 在下面横线上填上合适的语句 完成十六节拍时序控制器设计 说明 CPU 识别指令和数据的方法 从时间上来说 取指令事件发生在指令周期的第 一个 CPU 周期中 即发生在 取指令 阶段 而取数据事件发生在指令周期的后面几个 CPU 周期中 即发生在 执行指令 阶段 从空间上来说 如果取出的代码是指令 那么一定 送往指令寄存器 如果取出的代码是数据 那么一定送往运算器 这个方法体现了时序控 制的重要性 按照节拍状态转换图的结果 设计与实现这一节拍发生器的逻辑线路的首要任务 是 写出该节拍发生器线路的逻辑表达式 具体过程是 写出反映每个触发器的完整的状态转 第 6 页 共 9 页 换序列的逻辑表达式 在该表达式中 用一个与项表示在一个节拍中该触发器取值为 1 的 一种状态 参加与运算的元素是进到本节拍的前一个节拍的 4 个触发器的取值 状态 用 T3 表示该触发器的 1 状态 T3 表示该触发器的 0 状态 和从前一个节拍得以进到本 节拍的限制条件 可能没有 如指令组 用代表该指令组的表达式表示 或具体的一条指 令 用相应指令的操作码表示 等 再把所有节拍中该触发器取值为 1 的情形用或运算表 示在一个表达式中 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL USE IEEE STD LOGIC SIGNED ALL USE IEEE STD LOGIC ARITH ALL ENTITY PS16 GEN IS PORT CLK2 IN STD LOGIC RST IN STD LOGIC PS OUT STD LOGIC VECTOR 15 DOWNTO 0 END PS16 GEN ARCHITECTURE ADO OF PS16 GEN IS SIGNAL PS ST STD LOGIC VECTOR 3 DOWNTO 0 BEGIN PROCESS CLK2 RST BEGIN IF CLK2 EVENT AND CLK2 1 THEN IF RST 1 THEN PS ST 0000 PS X 0000 ELSE PS ST PS PS PS PS PS PS PS PS PS PS PS PS PS PS PS PS X 8000 16 END CASE END PROCESS END ADO 六 在下面横线上填上合适的语句 完成单时钟同步十六进制加 减计数器的设计 LIBRARY ieee USE ieee std logic 1164 ALL USE ieee std logic unsigned ALL ENTITY counter IS PORT clk en ld ud d0 d1 d2 d3 IN std logic c OUT std logic q OUT std logic vector 3 DOWNTO 0 END ARCHITECTURE bev OF counter IS SIGNAL y d std logic vector 3 DOWNTO 0 BEGIN PROCESS clk en ld ud BEGIN d 17 IF ld 0 THENy d c 0 ELSIF clk event AND clk 1 THEN IF en 0 THEN IF ud 0 THEN IF y 18 THENy 0000 c 1 ELSEy y 1 c 0 END IF ELSIF ud 1 THEN IF y 19 THENy 1111 c 1 ELSE END IF END IF y y 1 c 0 ELSIF en 1 THENy 20 END IF END IF END PROCESS qq temp WHEN 010 WHEN 011 WHEN 100