微机教案dxja01

微机教案dxja01 第一章-1-微型计算机概述（一）大纲要求微型计算机及微机系统的组成，微型计算机的三总线结构，微处理器的内部结构，微机系统的工作过程。 11微机的组成?如图所示，是微型计算机的典型组成结构示意图，从图中我们可以看出，微型计算机由微处理器CPU、一定容量的内部存储器（包括ROM、RAM）、输入/输出接口电路组成。 各功能部件之间通过总线有机地连接在一起，其中微处理器是整个微型计算机的核心部件。 ?内部存贮器，按照读写方式的不同，分为ROM和RAM两种类型；?输入/输出接口电路是外围设备与微型计算机之间的连接电路，在两者之间进行信息交换的过程中，起暂存、缓冲、类型变换及时序匹配的作用；?总线是CPU与其它各功能部件之间进行信息传输的通道，按所传送信息的不同类型，总线可以分为数据总线DB、地址总线AB和控制总线CB三种类型。 1.2微型计算机的总线结构 (1).引言微型计算机是由具有不同功能的一组功能部件组成的，系统中各功能部件的类型和它们之间的相互连接关系称为微型计算机的结构。 微型计算机大多采用总线结构，因为在微型计算机系统中，无论是各部件之间的信息传送，还是处理器内部信息的传送，都是通过总线进行的。 (2).什么是总线所谓总线，是连接多个功能部件或多个装置的一组公共信号线。 按在系统中的不同位置，总线可以分为内部总线和外部总线。 内部总线是CPU内部各功能部件和寄存器之间的连线；外部总线是连接系统的总线，即连接CPU、存储器和I/O接口的总线，又称为系统总线。 (3).三总线结构按所传送信息的不同类型，总线可以分为数据总线DB(Data Bus)、地址总线AB(Address Bus)和控制总线CB(Control Bus)三种类型，通常称微型计算机采用三总线结构。 地址总线-2-(Address Bus)地址总线是微型计算机用来传送地址信息的信号线。 地址总线的位数决定了CPU可以直接寻址的内存空间的大小。 因为地址总是从CPU发出的，所以地址总线是单向的、三态总线。 单向指信息只能沿一个方向传送，三态指除了输出高、低电平状态外，还可以处于高阻抗状态（浮空状态）。 数据总线(Data Bus)数据总线是CPU用来传送数据信息的信号线（双向、三态）。 数据总线是双向三态总线，即数据既可以从CPU送到其它部件，也可以从其它部件传送给CPU，数据总线的位数和处理器的位数相对应。 控制总线(Control Bus)控制总线是用来传送控制信号的一组总线。 这组信号线比较复杂，由它来实现CPU对外部功能部件（包括存储器和I/O接口）的控制及接收外部传送给CPU的状态信号，不同的微处理器采用不同的控制信号。 控制总线的信号线，有的为单向，有的为双向或三态，有的为非三态，取决于具体的信号线。 1.3.微处理器的内部结构与基本功能 (1)概述微处理器外部一般采用上述三总线结构；内部则采用单总线即内部所有单元电路都挂在内部总线上，分时享用。 一个典型的8位微处理器的结构如图1-4所示，主要包括以下几个重要部分累加器，算术逻辑运算单元(ALU)，状态标志寄存器，寄存器阵列，指令寄存器，指令译码器和定时及各种控制信号的产生电路。 图1-4典型8位微处理器结构 (2)-3-累加器和算术逻辑运算部件累加器和算术逻辑运算部件主要用来完成数据的算术和逻辑运算。 累加器是一个特殊的寄存器，它的字长和微处理器的字长相同，累加器具有输入输出和移位功能，微处理器采用累加器结构可以简化某些逻辑运算。 由于所有运算的数据都要通过累加器，故累加器在微处理器中占有很重要的位置。 (3)寄存器阵列通用寄存器组可由用户灵活支配，用来寄存参与运算的数据或地址信息。 地址寄存器专门用来存放地址信息的积存器。 指令指针IP它的作用是指明下一条指令在存储器中的地址。 每取一个指令字节，IP自动加1，如果程序需要转移或分支，只要把转移地址放入IP即可。 变址寄存器SI，DI变址寄存器的作用是用来存放要修改的地址，也可以用来暂存数据。 堆栈指示器SP用来指示RAM中堆栈栈顶的地址。 SP寄存器的内容随着堆栈操作的进行，自动发生变化。 1.4微机系统的工作过程1程序存储及程序控制的基本概念 (1)计算机工作过程的实质计算机之所以能在没有人直接干预的情况下，自动地完成各种信息处理任务，是因为人们事先为它编制了各种工作程序，计算机的工作过程，就是执行程序的过程。 简单地讲，微型计算机系统的工作过程是取指令(代码)分析指令(译码)执行指令的不断循环的过程。 具体工作过程见教材P7P10。 第一章微型计算机概述（二）考纲要求8086/8088微处理器的引脚信号及其功能，内部编程结构，处理器状态字PSW及各个标志位，8086/8088微机系统的存储器组织。 8086/8088CPU的两种工作模式，最小模式典型时序分析，8086/8088CPU的外部结构。 2.18086微处理器的一般性能特点?16位的内部结构，16位双向数据信号线；?20位地址信号线，可寻址1M字节存储单元；?较强的指令系统；?利用第16位的地址总线来进行I/O端口寻址，可寻址64K个I/O端口；?中断功能强，可处理内部软件中断和外部中断，中断源可达256个；?单一的5V电源，单相时钟5MHz。 另外，-4-Intel公司同期推出的Intel8088微处理器一种准16位微处理器，其内部寄存器，内部操作等均按16位处理器设计，与Intel8088微处理器基本上相同，不同的是其对外的数据线只有8位，目的是为了方便地与8位I/O接口芯片相兼容。 2.28086/8088CPU的编程结构编程结构是指从程序员和使用者的角度看到的结构，亦可称为功能结构。 如图17(P11)所示是8086/8088CPU的内部功能结构。 从功能上来看，8086/8088CPU可分为两部分，即总线接口部件BIU（Bus InterfaceUnit）和执行部件EU（Execution Unit）。 (1)执行部件（EU）功能负责指令的执行。 组成包括ALU(算术逻辑单元)、通用寄存器组和标志寄存器等，主要进行8位及16位的各种运算。 图1-78086/8088CPU内部功能结构图 (2)总线接口部件（BIU）功能负责与存储器及I/O接口之间的数据传送操作。 具体来看，完成取指令送指令队列，配合执行部件的动作，从内存单元或I/O端口取操作数，或者将操作结果送内存单元或者I/O端口。 组成它由段寄存器（DS、CS、ES、SS）、16位指令指针寄存器IP（指向下一条要取出的指令代码）、20位地址加法器（用来产生20位地址）和6字节（8088为4字节）指令队列缓冲器组成。 (3)8086/8088BIU-5-的特点8086/8088的指令队列分别为6/4个字节，在执行指令的同时，可从内存中取出后续的指令代码，放在指令队列中，可以提高CPU的工作效率。 地址加法器用来产生20位物理地址。 8086/8088可用20位地址寻址1M字节的内存空间，而CPU内部的寄存器都是16位，因此需要由一个附加的机构来计算出20位的物理地址，这个机构就是20位的地址加法器。 例如CS0FE00H，IP0400H，则表示要取指令代码的物理地址为0FE400H。 (4)BIU与EU的动作协调原则总线接口部件（BIU）和执行部件（EU）按以下流水线技术原则协调工作，共同完成所要求的信息处理任务每当8086的指令队列中有两个空字节，或8088的指令队列中有一个空字节时，BIU就会自动把指令取到指令队列中。 其取指的顺序是按指令在程序中出现的前后顺序。 每当EU准备执行一条指令时，它会从BIU部件的指令队列前部取出指令的代码，然后用几个时钟周期去执行指令。 在执行指令的过程中，如果必须访问存储器或者IO端口，那么EU就会请求BIU，进入总线周期，完成访问内存或者IO端口的操作；如果此时BIU正好处于空闲状态，会立即响应EU的总线请求。 如BIU正将某个指令字节取到指令队列中，则BIU将首先完成这个取指令的总线周期，然后再去响应EU发出的访问总线的请求。 当指令队列已满，且EU又没有总线访问请求时，BIU便进入空闲状态。 在执行转移指令、调用指令和返回指令时，由于待执行指令的顺序发生了变化，则指令队列中已经装入的字节被自动消除，BIU会接着往指令队列装入转向的另一程序段中的指令代码。 从上述BIU与EU的动作管理原则中，不难看出，它们两者的工作是不同步的，正是这种既相互独立又相互配合的关系，使得8086/8088可以在执行指令的同时，进行取指令代码的操作，也就是说BIU与EU是一种并行工作方式，改变了以往计算机取指令译码执行指令的串行工作方式，大大提高了工作效率，这正是8086/8088获得成功的原因之一。 (5)8086/8088CPU内部寄存器8086/8088内部的寄存器可以分为通用寄存器和专用寄存器两大类，专用寄存器包括指针寄存器、变址寄存器等。 通用寄存器8086/8088有4个16位的通用寄存器（AX、BX、CX、DX），可以存放16位的操作数，也可分为-6-8个8位的寄存器（AL、AH；BL、BH；CL、CH；DL、DH）来使用。 其中AX称为累加器，BX称为基址寄存器，CX称为计数寄存器，DX称为数据寄存器，这些寄存器在具体使用上有一定的差别，如表12所示(P12)。 指针寄存器系统中有两个16位的指针寄存器SP和BP，其中SP是堆栈指针寄存器，由它和堆栈段寄存器SS一起来确定堆栈在内存中的位置；BP是基数指针寄存器，通常用于存放基地址。 变址寄存器系统中有两个16位的变址寄存器SI和DI，其中SI是源变址寄存器，DI是目的变址寄存器，都用于指令的变址寻址方式。 控制寄存器IP、标志寄存器是系统中的两个16位控制寄存器，其中IP是指令指针寄存器，用来控制CPU的指令执行顺序，它和代码段寄存器CS一起可以确定当前所要取的指令的内存地址。 顺序执行程序时，CPU每取一个指令字节，IP自动加1，指向下一个要读取的字节；当IP单独改变时，会发生段内的程序转移；当CS和IP同时改变时，会产生段间的程序转移。 标志寄存器的内容被称为处理器状态字PSW，用来存放8086/8088CPU在工作过程中的状态。 段寄存器系统中共有4个16位段寄存器，即代码段寄存器CS、数据段寄存器DS、堆栈段寄存器SS和附加段寄存器ES。 这些段寄存器的内容与有效的地址偏移量一起，可确定内存的物理地址。 通常CS划定并控制程序区，DS和ES控制数据区，SS控制堆栈区。 (6)处理器状态字PSW8086/8088内部标志寄存器的内容，又称为处理器状态字PSW。 其中共有9个标志位，可分成两类一类为状态标志，一类为控制标志。 其中状态标志表示前一步操作（如加、减等）执行以后，ALU所处的状态，后续操作可以根据表1-2内部寄存器主要用途寄存器用途AX字乘法，字除法，字I/O AL字节乘，字节除，字节I/O，十进制算术运算AH字节乘，字节除BX转移CX串操作，循环次数CL变量移位，循环控制DX字节乘，字节除，间接I/O这些状态标志进行判断，实现转移；控制标志则可以通过指令人为设置，用以-7-对某一种特定的功能起控制作用（如中断屏蔽等），反映了人们对微机系统工作方式的可控制性。 图18标志寄存器PSW中各标志位的安排如图18所示(P12)，这些标志位的含义如下状态标志6个?CF进位标志位，做加法时最高位出现进位或做减法时最高位出现借位，该位置1，反之为0。 ?PF奇偶标志位，当运算结果的低8位中l的个数为偶数时，则该位置1，反之为0。 ?AF半进位标志位，做字节加法时，当低四位有向高四位的进位，或在做减法时，低四位有向高四位的借位时，该标志位就置1。 通常用于对BCD算术运算结果的调整。 （例11011000+10101110=110000110其中AF1，CF1）?ZF零标志位，运算结果为0时，该标志位置1，否则清0。 ?SF符号标志位，当运算结果的最高位为1，该标志位置1，否则清0。 即与运算结果的最高位相同。 ?OF溢出标志位，OF溢出的判断方法如下如果所进行的运算是带符号数的运算，则溢出标志恰好能够反映运算结果是否超出了8位或16位带符号数所能表达的范围，即字节运算大于十127或小于128时，字运算大于十32767或小于32768时，该位置1，反之为0。 举例010101000011100101000101011010101001100110100011CF 0、AF 1、PF 1、ZF 0、SF 1、OF1（两正数相加结果为负）一般来讲，不是每次运算后所有的标志都改变，只是在某些操作之后，才对其中某个标志进行检查。 控制标志3个?TF陷阱标志位(单步标志位、跟踪标志)。 当该位置1时，将使8086/8088进入单步工作方式，通常用于程序的调试。 ?IF中断允许标志位，若该位置1，则处理器可以响应可屏蔽中断，否则就不能响应可屏蔽中断。 -8-?DF方向标志位，若该位置1，则串操作指令的地址修改为自动减量方向，反之，为自动增量方向。 2. 3、存储器组织（P13）1.存储容量8088/8086有20根地址总线，因此，它可以直接寻址的存储器单元数为220=1Mbyte2.物理地址8088/8086可直接寻址1Mbyte的存储空间，其地址区域为00000HFFFFFH，与存储单元一一对应的20位地址，我们称之为存储单元的物理地址。 3.存储器的分段及段地址由于CPU内部的寄存器都是16位的，为了能够提供20位的物理地址，系统中采用了存储器分段的方法。 规定存储器的一个段为64KB，由段寄存器来确定存储单元的段地址，由指令提供该单元相对于相应段起始地址的16位偏移量。 这样，系统的整个存储空间可分为16个互不重叠的逻辑段，如图1-9所示。 存储器的每个段的容量为64KB，并允许在整个存储空间内浮动，即段与段之间可以部分重叠、完全重叠、连续排列，非常灵活，如图1-10所示(P14)。 图1-9存储空间段结构图1-10分段逻辑结构4.偏移地址偏移地址是某存储单元相对其所在段起始位置的偏移字节数，或简称偏移量。 它是一个16位的地址，根据指令的不同，它可以于CPU中不同的16位寄存器（IP、SP、BP、SI、DI、BX等）。 5.物理地址的形成物理地址是由段地址与偏移地址共同决定的，段地址于段寄存器（CS、DS、ES、SS），是十六位地址，由段地址及偏移地址计算物理地址的表达式如下物理地址=段地址16+偏移地址例如系统启动后，指令的物理地址由-9-CS的内容与IP的内容共同决定，由于系统启动的CS=0FFFFH，IP=0000H，所以初始指令的物理地址为0FFFF0H，我们可以在0FFFF0H单元开始的几个单元中，固化一条无条件转移指令的代码，即转移到系统初始化程序部分。 2.48086/8088CPU的两种工作模式为了适应各种使用场合，在设计8088/8086CPU芯片时，就考虑了其应能够使它工作在两种模式下，即最小模式与最大模式。 所谓最小模式，就是系统中只有一个8088/8086微处理器，在这种情况下，所有的总线控制信号，都是直接由8088/8086CPU产生的，系统中的总线控制逻辑电路被减到最少，该模式适用于规模较小的微机应用系统。 最大模式是相对于最小模式而言的，最大模式用在中、大规模的微机应用系统中，在最大模式下，系统中至少包含两个微处理器，其中一个为主处理器，即8086/8086CPU，其它的微处理器称之为协处理器，它们是协助主处理器工作的。 18086/8088CPU的引脚信号和功能 (1).引言如图1-12（P15）所示，是8088CPU的外部结构，即引脚信号图，注意在不同的工作模式下，其中一部分引脚的名称和功能可能不一致。 8088/8086CPU芯片都是双列直插式集成电路芯片，都有40个引脚，其中32个引脚在两种工作模式下的名称和功能是相同的，还有8个引脚在不同的工作模式下，具有不同的名称和功能。 下面，我们分别来介绍这些引脚的输入/输出信号及其功能。 图1-128086/8088CPU引脚功能 (2).-10-两种模式下，名称和功能相同的32个引脚VCC、GND电源、接地引脚 (3),8088/8086CPU采用单一的+5V电源，但有两个接地引脚。 AD15AD0（Address DataBus）:地址/数据复用信号输入/输出引脚 (16),分时输出低16位地址信号及进行数据信号的输入/输出。 A19/s6A15/s3（Address StatusBus）:地址/状态复用信号输出引脚 (4),分时输出地址的高4位及状态信息，其中s6为0用以指示8086/8088CPU当前与总线连通；s5为1表明8086/8088CPU可以响应可屏蔽中断；s 4、s3共有四个组态，用以指明当前使用的段寄存器，如表1-5所示，00ES，01SS，10CS，11DS。 NMI(Non-Maskable Interrupt)、INTR（Interrupt Request）:中断请求信号输入引脚 (2)，引入中断源向CPU提出的中断请求信号，高电平有效，前者为非屏蔽中断请求，后者为可屏蔽中断请求信号。 RD（Read）:读控制输出信号引脚 (1)，低电平有效，用以指明要执行一个对内存单元或I/O端口的读操作，具体是读内存单元，还是读I/O端口，取决于IO M/控制信号。 CLK/(Clock）时钟信号输入引脚 (1)，时钟信号的方波信号，占空比约为33%，即1/3周期为高电平，2/3周期为底电平，8088/8088的时钟频率（又称为主频）为4.77MHz，即从该引脚输入的时钟信号的频率为4.77MHz。 Reset(Reset):复位信号输入引脚 (1)，高电平有效。 8088/8086CPU要求复位信号至少维持4个时钟周期才能起到复位的效果，复位信号输入之后，CPU结束当前操作，并对处理器的标志寄存器、IP、DS、SS、ES寄存器及指令队列进行清零操作，而将CS设置为0FFFFH。 READY（Ready）:“准备好”状态信号输入引脚 (1)，高电平有效，“Ready”输入引脚接收于内存单元或I/O端口向CPU发来的“准备好”状态信号，表明内存单元或I/O端口已经准备好进行读写操作。 该信号是协调CPU与内存单元或I/O端口之间进行信息传送的联络信号。 TEST(Test):测试信号输入引脚 (1)，低电平有效,TEST信号与WAIT指令结合起来使用，CPU执行WAIT指令后，处于等待状态，当TEST引脚输入低电平时，系统脱离等待状态，继续执行被暂停执行的指令。 MN/MX（Minimum/Maximum ModelControl）最小/最大模式设置信号输入引脚 (1)，该输入引脚电平的高、低决定了CPU工作在最小模式还是最大模式，当该引脚接+5V时，CPU工作于最小模式下，当该引脚接地时，CPU工作于最大模式下。 -11-BHE/S7（Bus HighEnable/Status）:高8位数据允许/状态复用信号输出引脚 (1)，输出。 分时输出BHE有效信号，表示高8为数据线D15D8上的数据有效和S7状态信号，但S7未定义任何实际意义。 利用BHE信号和AD0信号，可知系统当前的操作类型，具体规定见表1-4(P16)所示。 表1-4BHE和A0的代码组合和对应的操作BHE A0操作所用数据引脚00从偶地址单元开始读/写一个字AD15AD001从奇地址单元或端口读/写一个字节AD15AD810从偶地址单元或端口读/写一个字节AD7AD011无效-01从奇地址开始读/写一个字(在第一个总线周期将低8位数据送到AD15AD8，下一个周期将高8位数据送到AD7AD0)AD15AD010在8088系统中，该引脚为0SS，用来与R DT/、IO M/一起决定8088芯片当前总线周期的读写操作，如表1-5(P17)所示。 IO M/R DT/0SS性能100中断响应101读I/O端口110写I/O端口111暂停（Halt）000取指令操作码001读存储器010写存储器011无源 (3).最小模式下的24-31引脚当8088/8086CPU的X MMN/引脚固定接+5V时，CPU处于最小模式下，这时候剩余的2431共8个引脚的名称及功能如下INTA（Interrupt Acknowledge）中断响应信号输出引脚 (1)，低电平有效，该引脚是CPU响应中断请求后，向中断源发出的认可信号，用以通知中断源，以便提供中断类型码，该信号为两个连续的负脉冲。 ALE（Address LockEnable）:地址锁存允许输出信号引脚 (1)，高电平有效，CPU通过该引脚向地址锁存器8282/8283发出地址锁存允许信号，把当前地址/数据复用总线上输出的是地址信息，锁存到地址锁存器8282/8283中去。 注意ALE信号不能被浮空。 DEN（Data Enable）:数据允许输出信号引脚，低电平有效，为总线收发器8286提供一个控制信号，表示CPU当前准备发送或接收一项数据。 R DT/（Data Transmit/Receive）:数据收发控制信号输出引脚 (1)，CPU通过该引脚发出控制数据传送方向的控制信号，在使用8286/8287作为数据总线收发器时，-12-R DT/信号用以控制数据传送的方向，当该信号为高电平时，表示数据由CPU经总线收发器8286/8287输出，否则，数据传送方向相反。 M IO/（Memory/Input&Output）:存储器/I/O端口选择信号输出引脚 (1),这是CPU区分进行存储器访问还是I/O访问的输出控制信号。 当该引脚输出高电平时，表明CPU要进行I/O端口的读写操作，低位地址总线上出现的是I/O端口的地址；当该引脚输出低电平时，表明CPU要进行存储器的读写操作，地址总线上出现的是访问存储器的地址。 WR(Write):写控制信号输出引脚 (1)，低电平有效，与M IO/配合实现对存储单元、I/O端口所进行的写操作控制。 HOLD(Hold Request):总线保持请求信号输入引脚 (1)，高电平有效。 这是系统中的其它总线部件向CPU发来的总线请求信号输入引脚。 HLDA（Hold Acknowledge）:总线保持响应信号输出引脚，高电平有效，表示CPU认可其他总线部件提出的总线占用请求，准备让出总线控制权。 (5).相关问题的说明8088/8086的数据线与地址线、状态线是分时复用的，即在某一时刻，总线上出现的是输出地址信息，在另一时刻，总线上是所需读、写的数据信息，或状态信息。 除了个别引脚外，8088/8086的控制信号引脚的定义是一致的，有差别的是，8088的第18脚为M OI/，8086为M IO/，主要是为了使前者能与8位微处理器8080/8085相兼容的缘故。 8088的第34引脚为0SS，8086为BHE/S7，这是因为8086有16根数据线，可以用高、低8位总线分别进行一个字节的传送，也可以同时进行两个字节的传送，BHE正是为了指明这几类操作而设置的，而8088的数据线只有8根，就不存在这一要求，因此就不需要BHE引脚了。 Reset引脚是复位信号输入端，系统启动、或在系统运行过程中，CPU在接收到Reset信号后，会使系统复位。 复位后，CPU处于如下状态CPU的标志寄存器、指令指针寄存器IP、段寄存器DS、ES、SS和指令队列均被清零，码段寄存器CS被置为FFFFH，CPU将从0FFFF0H处开始执行指令。 CPU与内存、I/O端口之间在时间上的匹配主要靠“READY”信号。 RD信号与M IO/（或M OI/）配合使用，指明从内存或者I/O端口读信息高4位地址线与状态线分时复用，在T1状态，输出地址信息，在其余状态，输出状态信息。 (6).8086/8088CPU的引脚分类8086/8088CPU的40个引脚可以分成下列几大类 （1）数据/地址复用线、地址线、地址/状态复用线AD0AD 7、AD8AD 15、）A-13-16A19/S3S6； （2）常规信号GND（2个）、V、CLK； （3）常用信号ALE、IO M/、RD、WR； （4）中断INTR、NMI、INTA； （5）MX MN/、READY、RESET； （6）HOLD、HLDA； （7）7/S BHE （8086）0SS （8088）、DE N、R DT/、TEST。 3两种模式下系统的典型配置我们除了要了解CPU的内、外部结构之外，还要进一步了解各模式下，系统的典型配置情况，即除了CPU之外，还需要哪些芯片来构成来一个最基本的应用系统。 (1)最小模式如图1-13所示(P18)，是8088/8086在最小模式下的典型配置，它具有以下几个方面的特点。 X MMN/端接+5V，决定了CPU的工作模式有一片8284A，作为时钟信号发生器有三片8282或74LS273，用来作为地址信号的锁存器当系统中所连的存储器和外设端口较多时，需要增加数据总线的驱动能力，这时，需用2片8286/8287作为总线收发器。 (2)最大模式如图1-14所示(P19)，是8088/8086在最大模式下的典型配置，图1-13最小模式下的系统典型配置可以看出，最大模式和最小模-14-式在配置上的主要差别在于在最大模式下，要用8288总线控制器来对CPU发出的控制信号进行变换和组合，以得到对存储器或I/O端口的读/写信号和对锁存器8282及总线收发器8286的控制信号。 最大模式系统中，需要用总线控制器来变换与组合控制信号的原因在于在最大模式的系统中，一般包含2个或多个处理器，这样就要解决主处理器和协处理器之间的协调工作，和对系统总线的共享控制问题，8288总线控制器就起了这个作用。 在最大模式的系统中，一般图1-14最大模式下的系统典型配置还有中断优先级管理部件。 8259A用以对多个中断源进行中断优先级的管理，但如果中断源不多，也可以不用中断优先级管理部件，2.5典型时序分析时序是计算机操作运行的时间顺序。 1.指令周期、总线周期及时钟周期微机系统的工作，必须严格按照一定的时间关系来进行，CPU定时所用的周期有三种，即指令周期、总线周期和时钟周期。 (1).指令周期一条指令从其代码被从内存单元中取出到其所规定的操作执行完毕，所用的时间，称为相应指令的指令周期。 由于指令的类型、功能不同，因此，不同指令所要完成的操作也不同，相应地，其所需的时间也不相同。 也就是说，指令周期的长度因指令的不同而不同。 (2).总线周期我们把CPU通过总线与内存或I/O端口之间，进行一个字节数据交换所进行的操作，称为一次总线操作，相应于某个总线操作的时间即为总线周期。 (3).时钟周期时钟周期是微机系统工作的最小时间单元，-15-它取决于系统的主频率，系统完成任何操作所需要的时间，均是时钟周期的整数倍。 时钟周期又称为T状态。 时钟周期是基本定时脉冲的两个沿之间的时间间隔，而基本定时脉冲是由外部振荡器产生的，通过CPU的CLK输入端输入，基本定时脉冲的频率，我们称之为系统的主频率。 例如8088CPU的主频率是5MHz，其时钟周期为200ns。 一个基本的总线周期由4个T状态组成，我们分别称为41T T4个状态，在每个T状态下，CPU完成不同的动作。 4.8086/8088微机系统的主要操作8086/8088微机系统，能够完成的操作有下列几种主要类型?系统的复位与启动操作；?暂停操作；?总线操作；（I/O读、I/O写、存贮器读、存贮器写）?中断操作；?最小模式下的总线保持；?最大模式下的总线请求/允许。 二、典型的8088时序分析1引言指令所执行的操作，可以分为内部操作和外部操作。 不同的指令其内、外部操作是不相同的，但这些操作可以分解为一个个总线操作。 即总线操作的不同组合，就构成了不同指令的不同操作，而总线操作的类型是有限的，我们如果能够明确不同种类总线操作的时序关系，且可以根据不同指令的功能，把它们分解为不同总线操作的组合，那么，任何指令的时序关系，我们就都可以知道了。 2最小模式下的典型时序CPU为了与存贮器或I/O端口进行一个字节的数据交换，需要执行一次总线操作，按数据传输的方向来分，可将总线操作分为读操作和写操作两种类型；按照读/写的不同对象，总线操作又可分为存贮器读/写与I/O读/写操作，下面我们就最小模式下的总线读/写操作时序，来进行具体分析。 (1).最小模式下的总线读操作时序时序如图图115（P21）所示，一个最基本的读周期包含有4个状态，即1T、2T、3T、4T，必要时可插入1个或几个wT。 ?1T状态-16-IO M/有效，用来指出本次读周期是存贮器读还是I/O读，它一直保持到4T有效。 地址线信号有效，高4位通过地址/状态线送出，低16位通过地址/数据线送出，用来指出操作对象的地址，即存贮器单元地址或I/O端口地址。 ALE有效，在最小模式的系统配置中我们讲过，地址信号通过地址锁存器8282锁存，ALE即为8282的锁存信号，下降沿有效。 BHE（对8088无用）有效，用来表示高8位数据总线上的信息有效，现在通过815A A传送的是有效地址信息，BHE常作为奇地址存贮体的选通信号，因为奇地址存贮体中的信息总是通过高8位数据线来传输，而偶地址体的选通则用0A。 当系统中配有总线驱动器时，1T使R DT/变低，用来表示本周期为读周期，并通知总线驱动器接收数据（T/?接收R DT）?2T状态高四位地址/状态线送出状态信息，63S S。 低16位地址/数据线浮空，为下面传送数据准备。 7/S BHE引脚成为7S（无定义）。 RD有效，表示要对存贮器/I/O端口进行读。 DEN有效，使得总线收发器（驱动器）可以传输数据（OE?接收DEN）。 ?3T状态从存贮器/I/O端口读出的数据送上数据总线（通过015A A）。 ?wT状态若存贮器或外设速度较慢，不能及时送上数据的话，则通过READY线通知CPU，CPU在3T的前沿（即2T结束末的下降沿）检测READY，若发现READY0，则在3T结束后自动插入1个或几个wT，并在每个wT的前沿处检测READY，等到READY变高后，则自动脱离wT进入4T。 ?4T状态在4T与3T（或wT）的交界处（下降沿），采集数据，使各控制及状态线进入无效。 (2).最小模式下的总线写操作时序时序如图116（P21）所示，最基本的总线写周期也包括四个状态41T T必要时插入wT。 -17-图116总线写周期时序?1T状态基本上同读周期，只有此时R DT/为高不是低。 ?2T状态与读周