基于VHDL帧同步提取建模与设计.doc

数字通信系统课程设计说明书课程设计任务书学生姓名： 专业班级： 指导教师： 工作单位： 题 目: 帧同步信号提取电路功能模块的设计与建模 初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：通信原理课程设计指导（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间： 周；（2）课程设计题目：帧同步信号提取电路功能模块的设计与建模；（3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握实现插入式帧同步的方法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析； （4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。时间安排：第19周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004 江国强.EDA技术与应用. 北京：电子工业出版社，2010 John G. Proakis.Digital Communications. 北京：电子工业出版社，2011指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日 VHDL程序设计代码1移位寄存器代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity yi_wei_ji_chun_qi is port(datain,clked:in std_logic; qout6,qout5,qout4,qout3,qout2,qout1,qout0:out std_logic); end yi_wei_ji_chun_qi;architecture Behavioral of yi_wei_ji_chun_qi is signal tem:std_logic_vector(6 downto 0);begin process(clked) begin if(clkedevent and clked=1) then tem(6)=datain; for i in 1 to 6 loop tem(6-i)=tem(7-i); end loop; end if;end process; qout6= not tem(6) ; qout5= tem(5) ; qout4= not tem(4) ; qout3= not tem(3) ; qout2= tem(2) ; qout1= tem(1) ; qout0= tem(0) ; end Behavioral;2译码器代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity yi_ma_qi is port(ain,bin,cin,din,ein,fin,gin:in std_logic; output:out std_logic_vector(2 downto 0);end yi_ma_qi;architecture Behavioral of yi_ma_qi is signal q:std_logic_vector(6 downto 0);begin qoutputoutputoutputoutputoutputoutputoutputoutputoutput=b then d=1;else d=0; end if; end process; c=d;end Behavioral;4 顶层模块代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity tongyuan is Port ( data_in : in STD_LOGIC; clk : in STD_LOGIC; dian : in STD_LOGIC_VECTOR (2 downto 0); uout : out STD_LOGIC);end tongyuan;architecture Behavioral of tongyuan iscomponent yi_wei_ji_chun_qi port(datain,clked:in std_logic; qout6,qout5,qout4,qout3,qout2,qout1,qout0:out std_logic); end component;component yi_ma_qi port(ain,bin,cin,din,ein,fin,gin:in std_logic; output:out std_logic_vector(2 downto 0);end component;component pan_jie_qi port(a:in std_logic_vector(2 downto 0); b:in std_logic_vector(2 downto 0); c:out std_logic);end component; signal a1,b1,c1,d1,e1,f1,g1:STD_LOGIC;signal abin:std_logic_vector(2 downto 0);begin u0:yi_wei_ji_chun_qi port map(data_in,clk,a1,b1,c1,d1,e1,f1,g1); u1: yi_ma_qi port map(a1,b1,c1,d1,e1,f1,g1, abin); u2: pan_jie_qi port map(ab