信息检索综合检索报告.doc

信息检索综合检索报告 10 级 电信 专业 3 班 学 号 姓 名 1、检索课题名称 基于FPGA的多种滤波器设计与实现(FPGA based multiple filter design and Implementation)2、检索策略2.1 选择检索工具万方资源数据库美国工程索引（EI）中国专利信息中心 百度2.2选择检索词从课题字面选从课题内涵选（同义词、近义词、上下位词）FPGA现场可编程门阵列（Field Programmable Gata Array）滤波器（filter）有源滤波器、无源滤波器3. 检索步骤及检索结果3.1 万方资源数据库3.1.1 检索式篇名（FPGA +现场可编程门阵列）*主题=（滤波器+有源滤波器+无源滤波器）3.1.2 检索年限 2003-20123.1.3检索结果检索命中72256篇，选择5篇如下：1、【篇名】基于FPGA的三相四线有源滤波器的电流控制方案【作者】陈东华、吴睿、谢少军、周波【出处】电力系统自动化 2006,30(3)【摘要】电流控制器作为有源电力滤波器的核心部分,直接影响着有源电力滤波器的补偿性能.为了实现电流的快速跟踪,文中将电流跟踪问题转化为变换器的电压控制进行分析,并采用一种简单的abc坐标系下的3维空间矢量调制算法,避免了繁琐的坐标变换,减小了计算复杂程度,提高了计算速度.应用一片现场可编程门阵列(FPGA)完成了固定开关频率的电流控制功能设计,并进行了编程仿真.最后给出了三相四线有源滤波器的电流控制波形的实验结果,证明了该电流控制方案的可行性和正确性.2、【篇名】一种基于FPGA的高效FIR滤波器的设计与实现【作者】蒋丽平、谭雪琴、王建新; 【出处】南京理工大学学报（自然科学版）2007年1期【摘要】该文在介绍有限冲激响应(FIR)数字滤波器理论及常见实现方法的基础上,提出了一种基于FPGA的高效实现方案.该方案采用对称结构、加法和移位代替乘法运算、优化的CSD编码、流水线和级联技术等方面对传统的设计方法进行了改进,并借助FPGA滤波器芯片和Quartus 软件、Matlab软件对该方案进行了仿真验证.仿真实验结果表明:此种FIR滤波器的实现方法运算速度快、实时性好、节省硬件资源,其性能优于传统的FIR滤波器设计方法.3、【篇名】基于FPGA的CIC抽取滤波器设计与实现【作者】雷能芳【出处】计算机与数字工程 2012年1期【摘要】现场可编程门阵列(FPGA)器件广泛应用于数字信号处理领域,而使用VHDL或Verilog HDL语言进行设计比较复杂.针对软件无线电中的多速率信号处理技术,提出了一种采用DSPBuilder实现级联积分梳状(CIC)抽取滤波器的FPGA实现方案.软件仿真和硬件测试验证了设计的正确性和可行性.4、【篇名】基于分布式算法的高阶FIR滤波器及其FPGA实现【作者】李书华、曾以成 【出处】计算机工程与应用 2010年 12期【摘要】提出一种新的高阶FIR滤波器的FPGA实现方法.该方法运用多相分解结构对高阶FIR滤波器进行降阶处理,采用改进的分布式算法来实现降阶后的FIR滤波器.设计了一系列阶数从8到1024的FIR滤波器,通过Quartus II 7.1的综合与仿真,以及在EP2S60F1020C4 FPCA目标器件上的实现结果表明,该方法能够有效地减少硬件资源的使用且满足高速实时性的要求.5、【篇名】基于MA型分布式算法的高阶FIR滤波器设计及其FPGA实现【作者】李飞、曾以成、安超群、余云霞【出处】计算机应用2011年 02期【摘要】针对利用现有分布式算法在FPGA上实现高阶FIR滤波器时,存在资源消耗量过大和运行速度慢等问题,提出一种新型高阶FIR滤波器的FPGA实现方法.首先综合采用多相分解结构、流水线等技术对高阶FIR滤波器进行降阶处理,然后采用提出的基于二输入开关和加法器对的分布式算法结构(MA型DA结构)实现降阶后的FIR滤波器.利用ISE10.1在Xilinx Xc2vp30-7ff896 FPGA开发板上实现了一系列8阶到256阶的串行和并行结构FIR滤波器.实验结果表明.该方法有效地减少了系统的资源消耗,提高了系统的时序性能.3.2 美国工程索引（EI）3.2.1 检索式(FPGA) or （Field Programmable Gata Array） WN TI) AND filter WN KY 3.2.2 检索年限 2000-20093.2.3 检索结果命中3077条结果，经过筛选，选择其中5条：1、【篇名】Study on the FPGA implementation algorithm of effictive FIR filter based on remainder theorem【作者】Nila Mu【出处】Consumer Electronics, Communications and Networks (CECNet), 2012 2nd International Conference on【摘要】To minimize the logic resources and improve the operation speed, a new kind of FPGA implementation algorithm of distributed arithmetic FIR filter is presented, which is based on remainder theorem. In this algorithm, firstly the input signal and FIR filters coefficients are respectively transformed into remainder number, then the filtering operation are carried out by MAC module with folding structure and pipeline organization, finally the remainder number of MAC result are transformed into binary data. The ModelSim simulation result shows that the implementation method is feasibly and effictive and comparing with the traditional methods can enormously reduce the logic resources.2、【篇名】Design and research of digital decimation filter based on FPGA【作者】Yao Li【出处】Applied Mechanics and Materials (Volumes 105 - 107)【摘要】This paper studies and analyses various digital filter and decimation structure. On this basis, by using QUARTUS development system design the decimation device modules, through the waveform simulation validated its correctness. Finally,a program is written into FPGA chip by the hardware platform. In the digital down conversion (DDC), CIC (cascade integral comb) filter plays an important role. It is mainly used for sampling rate, as well as low-pass filter effect. The main characteristics of CIC filter, using only adders, subtractor and register (no multiplier), so fewer resources occupied, implementation is simple and high speed. Based on the analysis of the principle of CIC filter,simulate and synthesize based on the theory of using VHDL language in FPGA. And successful application in the development of DDC chip. Keyword: CIC (cascade integral comb) filter,FPGA,VHDL3、【篇名】Recursive FIR filter structures on FPGA【作者】Tauren, T. 【出处】NORCHIP, 2009【摘要】A new approach to piecewise-polynomial approximation and recursive implementation structures for linear-phase Finite Impulse Response (FIR) filters have been recently proposed. In this paper, we describe hardware prototype implementations of the new structures for all four types of linear-phase FIR filters using a Field Programmable Gate Array (FPGA) based platform. Narrowband lowpass filters and narrowband differentiators are used as design examples to demonstrate the functionality and efficiency of the implementations. The required wordlength and resource usage is analyzed.4、 【篇名】Elliptic IIR filter sharpening implemented on FPGA【作者】V.M. Pouki【出处】Digital Signal Processing Volume 20, Issue 1, January 2010, Pages 1322【摘要】Filter sharpening is a technique for designing a higher order filter using several identical low-order filters with the same passband and stopband edge frequencies but with smaller passband ripple and larger stopband attenuation. The technique had been applied to linear phase finite impulse response (FIR) filters only. In this paper the method is applied on the elliptic infinite impulse response (IIR) filters that have nonlinear phase response. By increasing the order of the basic elliptic filter, the transition region can be significantly reduced. The straightforward design procedure is presented. Filters are implemented using the field programmable gate array (FPGA) chips and hardware folding technique.5、【篇名】Multiprocessor FPGA implementation of a 2D digital filter【作者】Tsuei, D.T.-H.【出处】Electrical and Computer Engineering (CCECE), 2011 24th Canadian Conference on【摘要】High performance implementation of 2D digital filters are highly desired in many applications for real-time processing. In this paper, a multiprocessor realization of a 2D denominator separable digital filter is implemented in Altera Stratix III FPGA. The implementation achieves a data throughput equivalent to one multiplication and two additions, plus one clock cycle. It has been found that the maximum operating frequency of the implementation decreases with an increase in the order of the filter due to mainly the interconnect delay.3.3 中国专利信息中心3.3.1 检索式发明名称=（FPGA +现场可编程门阵列)*主题词=（滤波器+有源滤波器+无源滤波器) 3.3.2 检索年限 2003-20123.3.3 检索结果命中32条结果，经过筛选，选择其中5条：1、【发明名称】基于实现的数字滤波器【申请人】深圳市蓝韵实业有限公司【申请号】201120363468.9【摘 要】本实用新型公开一种基于FPGA实现的数字滤波器，其包括：滤波数据存储器；滤波系数存储器；用于控制滤波数据、滤波系数分别存入滤波数据存储器、滤波系数存储器，并控制滤波数据存储器和滤波系数存储器进行缓存移位操作，按序分别读出滤波数据和相应的滤波系数的读写控制单元，其分别连接滤波数据存储器和滤波系数存储器；运算控制单元；用于对滤波数据和相应的滤波系数进行滤波运算，输出滤波运算结果的运算单元，其分别连接滤波数据存储器、滤波系数存储器和运算控制单元。本实用新型降低FPGA芯片内部逻辑资源的占用率，提高了FPGA芯片逻辑资源的利用率，并使数字滤波器的系统时序进行改善，从而提高数字滤波器的稳定性。2、【发明名称】一种基于的车辆振动信号滤波装置【申请人】长安大学【申请号】201120328652.X【摘 要】本实用新型公开了一种基于FPGA的车辆振动信号滤波装置。该装置包括第一寄存器、第二寄存器、第三寄存器、减法器、变步长因子计算电路和滤波器；第一寄存器的输出端与滤波器的一个输入端连接，第二寄存器的输出端与减法器的一个输入端连接，减法器的输出端分别与第三寄存器的输入端、滤波器的第二输入端和变步长因子计算电路的输入端连接，变步长因子计算电路的输出端与滤波器的第三输出端连接，滤波器的输出端与减法器的另一输入端连接。装置所依据的算法具有计算速度快、收敛速度快、实时性高、滤波效果好等优点，可以满足信号实时处理的需求。3、【发明名称】一种基于的车辆振动信号滤波装置【申请人】长安大学【申请号】201110259001.4【摘 要】本发明公开了一种基于FPGA的车辆振动信号滤波装置。该装置中参考噪声信号（）接入第一寄存器的输入端，含噪振动信号（）接入第二寄存器的输入端，第一寄存器的输出信号（）接入滤波器的一个输入端，减法器输出的误差信号（）分别接入第三寄存器的输入端、滤波器的第二输入端和变步长因子计算电路的输入端，变步长因子计算电路的输出信号变步长因子（）接入滤波器的第三输入端，第二寄存器的输出信号（）接入减法器一个输入端，滤波器输出的滤波后的参考噪声信号（）接入减法器的另一输入端，第三寄存器输出滤波处理后的车辆振动信号。装置所依据的算法具有计算速度快、收敛速度快、实时性高、滤波效果好等优点，可以满足信号实时处理的需求。4、【发明名称】基于的高速数字滤波器【申请人】201110214675.2【申请号】200710102409【摘 要】一种基于FPGA的高速数字滤波器，以改进的编码模块、部分积加法器阵列模块作为流水线设计的第一级，对项数据压缩相加的加法树作为流水线设计的第二级，最终加法器作为流水线设计的第三级。本发明采用流水线技术，通过对高速乘法器的合理分割并组合加法树阵列构成，可以方便的调整滤波器的阶数和系数，适合不同场合的应用，运算速度大大提高。5、【发明名称】基于及芯片的有源电力滤波器控制系统【申请人】上海电气集团股份有限公司;上海交通大学【申请号】201010189319.5【摘 要】本发明公开了一种基于及FPGA芯片的有源电力滤波器控制系统，其包括中央数据处理板、数据采集板、级联单元调度板、通信接口板、电源板和驱动脉冲发生板，中央数据处理板、数据采集板、级联单元调度板和通信接口板通过总线实现数据通信，总线包括一条十六位数据总线以及一条十二位地址总线，驱动脉冲发生板通过光纤与级联单元调度板连接以实现数据通信，中央数据处理板、数据采集板、级联单元调度板、通信接口板和电源板通过两个接插件插列在同一块底板的不同插槽上。本发明结合数字信号处理芯片与超大规模可编程逻辑器件，可执行复杂的数据信号处理算法。3.4 百度搜索引擎3.4.1检索式Title：（FPGA|现场可编程门阵列）and（滤波器|有源滤波器无源滤波器|无源滤波器）3.4.2 检索年限 2000-20093.4.3检索结果命中3条结果，经过筛选，选择其中2条：1、【标题】数字信号处理器DSP现场可编程门阵列FPGA神经网络小波分析FIR滤波器【网址】/view/23898004472.html【摘要】DSP技术正迅速应用于通信、电子、计算机、信号处理等各个领域,用DSP技术来改进石油测井系统具有十分重要的意义.该文在广泛深入地了解了国内石油测井仪器发展现状的基础上,设计了基于DSP的通用测井信号采集处理系统.该系统以DSP为核心,用软件手段实现多种测井信号的采集和处理,对于石油测井目前以硬件为主要手段的现状来说,具有很大的实际意义.论文中对BP神经网络、小波分析和有限冲击响应FIR滤波器三种数字信号处理算法进行了理论分析和设计实现,并应用这些算法对测井信号进行相应的处理.为了验证这些算法的可行性,该文设计了以TMS320VC5402 DSP芯片实现数据处理,以ADl671 AD转换芯片实现数据采集,以ISA总线实现DSP与工业控制计算机之间的数据通信,利用现场可编程门阵列器件FPGA实现整个系统逻辑控制的通用测井信号采集处理系统的硬件平台.在此平台上使用C5000 DSP的汇编语言来编写整个系统软件,使用CCS 5000调试环境来实时实现以上各种数字信号处理算法.同时还设计了基于Visual C+平台的上层界面软件,通过它对DSP系统进行控制,并将数据处理的结果进行显示存储.基于所设计的系统,通过对几种测井信号进行实验测试的结果表明,该文所采用的各种数字信号处理算法能够很好地实现相应信号的处理,该系统能够有效地完成所要求的功能,同时也说明该文所设计的DSP通用测井信号采集处理系统具有一定的实用价值.2、【标题】FPGA实现低通数字滤波器设计思想数字信号处理系统FIR数字滤波可编程逻辑器件硬件描述语言现场可编程门阵列功能模块VHDL语言有限长冲激响应数字系统设计数字滤波技术软硬件设计软件工程学滤波器性能Altera公司指导意义运算速度硬件电路【网址】/view/120693169505.html【摘要】标题:FPGA实现低通数字滤波器设计思想数字信号处理系统FIR数字滤波可编程逻辑器件硬件描述语言现场可编程门阵列功能模块VHDL语言有限长冲激响应数字系统设计数字滤波技术软硬件设计软件工程学滤波器性能Altera公司指导意义运算速度硬件电路专业:电路与系统学位:硕士单位:华中师范大学关键词:FPGA实现低通数字滤波器设计思想数字信号处理系统FIR数字滤波可编程逻辑器件硬件描述语言现场可编程门阵列功能模块VHDL语言有限长冲激响应数字系统设计数字滤波技术软硬件设计软件工程学滤波器性能Altera公司指导意义运算速度硬件电路论文时间:2006分类:TN9 TG5 导师:李志扬 语种:中文文摘4.综述4.1引言在近代电信装备和各类控制系统中,滤波器应用极为广泛。模拟滤波器在测试系统或专用仪器仪表中是一种常用的变换装置。滤波器的优劣直接影响产品的性能,所以对滤波器的研究和生产历来为各国所重视。自从XilinX公司1985年推出第一片FPGA以来，由于集成度高、方便易用、开发和上市周期短，使得FPGA器件在数字设计和电子生产中得到迅速普及和应用，发展潜力十分巨大。现在FPGA已经发展到可以利用硬件乘加器、片内储存器、逻辑单元、流水处理技术等特有的硬件结构，高速完成FFT 、FIR 、复数乘加、卷积、三角函数以及矩阵运算等数字信号处理。这样可以完成信号处理的主要技术，如中频采样、参数估计、自适应滤波、脉冲压缩、自适应波束形成和旁瓣对消等。本文第一部分为引言,阐述了提出此设计的背景和需求；第二部分为主体，阐明了基于FPGA的多种滤波器设计与实现的历史背景、现状和发展方向，以及对这些问题的评述；第三部分为总结，对主体部分所阐述的主要内容进行概括，重点评议，得出结论；第四部分为参考文献，其不仅表示对被引用文献作者的尊重及引用文献的依据，而且为读者深入探讨有关问题提供了文献查找线索。4.2主体通过对目前数字滤波器的几种实现方法的简单分析，我认为基于FPGA的数字滤波器具有许多优点。考虑到信息技术的发展对于数字滤波器的要求越来越高，而目前滤波器的性能还不完善，于是选择了基于FPGA的数字滤波器作为主要研究内容 。通常滤波器在进行数据处理时用到了卷积运算，在设计中解决这些乘法运算的思路是将它们转换成加减法，这是目前解决乘法运算的主流思想。 设计初期在Matlab下对滤波器原理进行证明，分析FIR数字滤波器由于系数取整和采样值取整所引起的误差；在设计后期对电路实行前仿真和后仿真，也对仿真结果进行分析。指标的确定和滤波器系数的提取根据工程实际需要，选定的性能指标如下：采样频率；截止频率；类型：低通；阶数：阶；输入和输出数据宽度。滤波器的系数可用窗函数的方法来获得，窗函数法的基本思想是使其具有最窄主瓣宽度和尽可能小的旁瓣。笔者选择利用矩形窗进行设计，因为在编制表的过程中运算量较小。若不选择矩形窗而选择其他窗函数进行设计也是可行的，因为的容量很大，在编制查找表时，常常只用到它的一小部分空间，只是在编制查找表时计算量会变得很大。系数的量化Matlab模拟得到的脉冲成形滤波器的系数都是浮点数，转换成定点系数需要进行量化。理论上使量化误差最小的定点系数在数轴上是均匀分布的，而编码的系数在数轴上是非均匀分布的。存在空隙，即使无限增加字长也不能减小这个空隙，要减小这个空隙只有增加非零位个数。而非零位个数非常重要，直接关系到硬件规模，每加，每个抽头就需要增加一个加法运算。（）是通过窗函数求得的，在实际编写查找表时，由于数据全部采用二进制的补码形式，因此若不改变表中（）的形式直接编制，则得到的结果会因为个别数据产生溢出而发生错误，如当有个同符号数相加时就可能产生溢出，溢出现象是由于得到运算结果超出了补码所能表示的数据范围。为了防止这种情况的产生，笔者采用了将（）数据右移一位，并增加一位符号位的方法。此种方法在保持数据位数不变的前提下，是通过牺牲数据精度来得出正确结果的。 FIR滤波器的算法分解及查找表的实现原理基于进行滤波器设计，主要是通过乘法器、加法器和移位寄存器来实现，其核心是乘累加功能。查找表的方式是将乘法器用查找表来代替，由此来提高运算速度，减少资源占用，如图所示，以输入为例，说明如何使用查找表来实现乘累加运算的。以一个正整数的例子加以说明。其中，（）为滤波器的冲击响应，（）为滤波器对称的输入项之和。对应乘数低位和高位的部分积（）和（）可分别先垂直相加后再水平相加，最后的结果是一致的，得。后一种对部分积先进行水平相加的方法就是查找表法。由于滤波器的（）均为常数，（）的最低位为，则（）的值为（）（），其高位为，则（）的值为（）（）。因此可利用系列的查找表结构，先将（）的各种组合存入查找表，这样卷积运算可用加法来代替。将（）左移一位与（）相加即可。对于笔者所要实现的阶线性相位滤波器来说，需要个查找表来实现，这是由系列器件的四输入查找表结构来决定的。该文的阶线性相位的查找表如下表所示： FIR滤波器的VHDL描述及仿真笔者可采用语言进行滤波器的描述和设计，并结合原理图的设计方法进行设计。该文的基本思想是底层设计采用语言来描述，顶层设计采用原理图的方式。（）时延环节模块使转换后的数据通过不同的触发器，从而产生不同的延迟。选择器实质就是计数器，输出作为选择变量，用以选择加数送到累加器。（）存储器模块通过编程实现，利用硬件描述语言将事先算好的各模块系数存于逻辑单元中，以供选择器选择输出送到累加器中进行加法运算。（）累加器模块采用文本编辑实现，利用计数器的输出状态控制选择加数，与前一次和的输出反馈值相加，共加次，第个时钟周期送出结果并使输出保持不变，第个时钟周期累加器清零。这一模块集中了前四阶的位信号的全部系数，每采样一次就会有个数据（每位信号一个数据）在时钟控制下输出到累加器中进行累加。（）控制器模块的作用是产生控制信号对延迟、数据存储以及累加器模块进行控制，以使它们按一定的形式组合在一起实现滤波器的功能。控制器模块在接收到转换结束信号后，依此产生延迟控制信号、存储控制信号、累加控制信号和滤波结果输出信号等各种控制信号，使上述模块按照一定的时序进行操作。该文设计的阶滤波器由上述模块逻辑组成，其原理如图所示。设计系统工作过程为：由于累加器频率和采样频率不同，故用一个计数器作为分频器。每个“”时钟产生个有效的时钟周期。即每一个时钟使“”加，“”由“”到“”，从而输出个时钟周期。此时，一组二进制数并行输入，在第个有效时钟周期的上跳沿，二进制数的最低位经时延器输出，由“”的输出“”决定存储器中对应的事先算好存入的数值，此数值经“”输出，并进入累加器中；在第个有效时钟周期的上跳沿，二进制数的第位经时延器输出，同样由“”的输出“”决定的乘积值，送入累加器中直到第个有效时钟周期的上跳沿后，二进制数的个乘积数全部被送入累加器中累加，到第个有效时钟周期送出结果并使输出保持不变，第个时钟周期累加器清零，从而完成一组二进制数的加权和的工作。但第个存储器中存储的是二进制数与（），（），（），（）的各种可能乘积，而第个存储器中存储的是（），（），（），（）分别与每个二进制数所有可能的乘积。将个存储器的输出进行移位相加，其输出即为最后数值。系统的工作时序仿真如图所示阶滤波器的数据分析表如表所示表阶滤波器的数据分析表4.3总结本文就硬件实现FIR滤波器进行了研究和开发，以IIR滤波器的基本理论为依据，利用MATLAB对滤波器的硬件指标进行开发仿真，建立模型，提取数字滤波器的传输函数分子分母的系，分析数字滤波器的性能，确定数字滤波器的硬件实现方案；使用分布式算法作为滤波器的硬件实现算法，并针对分布式算法查找表过大的缺点，提出具体的优化、解决方法；以IIR低通滤波器为例，二阶节级联型结构进行设计；采用VHDL硬件描述语言和原理图两种设计方式，对IIR滤波器按照层次化、模块化、结构化、参数化的设计思路将滤波器系统划分为多个功能模块，对设计的所有模块均