微电子概论课件

微电子概论,陈迪,第一章概述,1.1什么是集成电路和微电子学1.2集成电路的发展历程1.3集成电路分类,1.1什么是集成电路和微电子学,集成电路是指半导体集成电路，即以半导体晶体材料为基片，经加工制造，将元件、有源器件和互连线集成在基片内部、表面或基片之上，执行某种功能的微型化电路。微电子是研究电子在半导体和集成电路中的物理现象、物理规律，并致力于这些物理现象.物理规律的应用，包括器件物理.器件结构.材料制备.集成工艺.电路与系统设计.自动测试以及封装、组装等一系列的理论和技术问题。微电子学研究的对象除了集成电路以外，还包括集成光电子器件、集成超导器件等。,1.2集成电路的发展历程,电子卡尺,18000个电子管重达30吨功率150千瓦占地170平方米运算速度为每秒5000次,在晶体管发明之前，电路系统主要依靠真空电子管。1946年美国宾州大学利用3年时间研制开发完成了用于弹道轨迹计算的世界上第一台电子数字计算机。,1947年，美国Bell实验室三位科学家发明晶体管，标志着微电子时代的到来。,1958年，美德州仪器公司研制出第一块集成电路,第一块集成电路的发明者基尔比,第一块集成电路只有12个元器件,1958年第一块集成电路：TI公司的Kilby，12个器件，Ge晶片,除了按集成度分类外，还可以从其他特点加以分类，按器件结构类型分，有双极成电路和MOS集成电路，见图1-12。,1.3集成电路分类,第二章IC制造材料,2.1概述2.2半导体材料2.3绝缘材料2.4金属材料,2.1概述,10-2210-14Scm-1,SiO2、SiON、Si3N4等,绝缘体,10-910-2Scm-1,硅、锗、砷化镓、磷化铟等,半导体,105Scm-1,铝、金、钨、铜等,导体,电导率,材料,分类,2.2半导体材料,2.2.1硅（Si）硅是现代为电子工业的基础。在过去的40年中，基于硅材料的多种工艺技术得以发展，达到成熟，如双极型晶体管（BJT），结构场效应管（J-FET），P型、N型、互补型金属-氧化物-半导体场效应管（PMOS，NMOS,CMOS）及双级管CMOS（BICMOS）等。就集成度而言，1GB的DRAM早已该发成功，微处理器的总晶体管数早已超过一千万。最大的芯片面积已接近1000mm2。与此同时，先进工艺线的晶圆已达到300mm(12英寸)。芯片的速度也越来越快。,2.2.2多晶硅多晶硅有着与单晶硅相似的特性，并且其特性可随晶体度与杂质原子而改变，故被广泛用于微电子工艺。在MOS及双极性器件中，多晶硅可用来制作栅极、形成源极与漏极（双极型器件的基区与发射区）的欧姆接触、基本连线、薄PN结的扩散源、高值电阻等。多晶硅层可用溅射法、蒸发或CVD法沉淀。,2.2.3砷化镓（GaAs）GaAs和其他III/IV族化合物器件之所以能工作在超高速超高频，其原因在于这些材料具有更高的载流子迁移率和近乎半绝缘的电阻率等。GaAs是优良的III/IV族化合物固态材料。GaAs的电子迁移率比Si高很多，GaAs为4107cm2/(Vs),而Si为9106cm2/(Vs),因此，GaAs晶体管传输延迟远小于同类型的Si管。所以，GaAs管可工作在更高的数据速率上。,2.3绝缘材料,如同电气系统，在IC的材料系统中，绝缘体同样起着不可缺少的作用。在制作IC时，必须同时制作器件之间、有缘层与导电层之间的绝缘层，以实现它们之间的电隔离。在MOS器件里，栅极与沟道之间的绝缘更是必不可少的。,绝缘层的其他功能包括：（1）充当离子注入及热扩散的掩膜。（2）作为生成器件表面的钝化层，以保护器件不受外界影响。（3）电隔离。随着连线的几何尺寸持续的缩小，需要低价电常数的层间绝缘介质，以减小连线之间的寄生电容和串扰。另一方面，对大容量动态随机存储器（DRAM）的要求，推动了低漏电、高介电常数介质材料的发展。,2.4金属材料,金属材料有三个功能：1.形成器件本身的接触线2.形成器件间的互连线3.形成焊盘,铝，铬，钛，钼，铊，钨等纯金属和合金薄层在VLSI制造中起着重要作用。这是由于这些金属及合金有着独特的属性。如对Si及绝缘材料有良好的附着力，高导电率，可塑性，容易制造，并容易与外部连线相连。纯金属薄层用于制作与工作区的连线，器件间的互联线，栅及电容、电感、传输线的电极等。,0.35umCMOS工艺的多层互联线,第三章IC制造工艺,3.1概述3.2薄膜的制备3.3光刻3.4掺杂,集成电路制造工艺,图形转换：将设计在掩膜版(类似于照相底片)上的图形转移到半导体单晶片上掺杂：根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等制膜：制作各种材料的薄膜,集成电路制造工艺流程图,多晶硅放入坩埚内加热到1440熔化。为了防止硅在高温下被氧化，坩埚内被抽成真空并注入惰性气体氩气。之后用纯度99.7%的钨丝悬挂“硅籽晶”探入熔融硅中，以220转/分钟的转速及310毫米/分钟的速率从熔液中将单晶硅棒缓慢拉出。这样就会得到一根纯度极高的单硅晶棒，理论上最大直径可达45厘米，最大长度为3米。,3.2光刻技术光刻制造过程中，往往需采用20-30道光刻工序，现在技术主要采有紫外线(包括远紫外线)为光源的光刻技术。光刻工序包括翻版图形掩膜制造，硅基片表面光刻胶的涂敷、曝光、显影、腐蚀、以及光刻胶去除等工序。(1)光刻胶的涂敷所谓光刻胶，是对光、电子束或X线等敏感，具有在显影液中溶解性的性质，同时具有耐腐蚀性的材料。一般说来，正型胶：的分辩率高。负型胶：具有高感光度以及和下层的粘接性能好等特点。,(2)曝光根据曝光时掩模的光刻胶的位置关系，可分为接触式曝光、接近式曝光和投影曝光三种。(3)显影将显影液全面地喷在光刻胶上，或将曝光后的样片浸在显影液中几十秒钟，则正型光刻胶的曝光部分(或负胶的未曝光部分)被溶解。显影后的图形精度受显影液的浓度，温度以及显影的时间等影响。显影后用纯水清洗。,(4)腐蚀(etching)经过上述工序后，以复制到光刻胶上的集成电路的图形作为掩模，对下层的材料进行腐蚀。腐蚀技术是利用化学腐蚀法把材料的某一部分去除的技术。腐蚀技术分为两大类：湿法腐蚀进行腐蚀的化学物质是溶液；干法腐蚀(一般称刻蚀)进行的化学物质是气体。（5）光刻胶的去除经腐蚀完成图形复制以后，再用剥离液去除光刻胶。,3.3.2离子注入离子注入：将具有很高能量的杂质离子射入半导体衬底中的掺杂技术，掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目(剂量)决定。离子注入的优点：掺杂的均匀性好温度低：小于600可以精确控制杂质分布可以注入各种各样的元素横向扩展比扩散要小得多。可以对化合物半导体进行掺杂,离子注入系统的原理示意图：,3.4氧化工艺氧化：制备SiO2层SiO2的性质及其作用SiO2是一种十分理想的电绝缘材料，它的化学性质非常稳定，室温下它只与氢氟酸发生化学反应,3.5化学汽相淀积(CVD)化学汽相淀积(ChemicalVaporDeposition)：通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程CVD技术特点：具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点CVD方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的SiO2、多晶硅、非晶硅、氮化硅、金属(钨、钼)等,第四章IC有源元件和工艺流程,4.1概述4.2双极型硅工艺4.3MOS工艺概述4.4PMOS工艺4.5NMOS工艺4.6CMOS工艺4.7BICMOS工艺,4.1概述,4.2双极型硅工艺,早期的双极性硅工艺：NPN三极管,先进的双极性硅工艺：NPN三极管,4.3MOS工艺概述,MOS工艺的特征尺寸,特征尺寸:最小线宽最小栅长,4.4PMOS工艺,1970年前，标准的MOS工艺是铝栅P沟道,l铝栅，栅长为20m。lN型衬底，p沟道。l氧化层厚1500。l电源电压为-12V。l速度低，最小门延迟约为80100ns。l集成度低，只能制作寄存器等中规模集成电路。,铝栅PMOS工艺特点：,标准硅栅PMOS工艺,硅栅工艺的优点：,l自对准的，它无需重叠设计，减小了电容，提高了速度。l无需重叠设计，减小了栅极尺寸，漏、源极尺寸也可以减小，即减小了晶体管尺寸，提高了速度，增加了集成度。l增加了电路的可靠性,4.5NMOS工艺,由于电子的迁移率e大于空穴的迁移率h，即有e2.5h,因而，N沟道FET的速度将比P沟道FET快2.5倍。那么，为什么MOS发展早期不用NMOS工艺做集成电路呢？问题是NMOS工艺遇到了难关。所以,直到1972年突破了那些难关以后,MOS工艺才进入了NMOS时代。,5.7.4NMOS工艺流程,4.6CMOS工艺,进入80年代以来，CMOSIC以其近乎零的静态功耗而显示出优于NMOS，而更适于制造VLSI电路，加上工艺技术的发展，致使CMOS技术成为当前VLSI电路中应用最广泛的技术。,1Poly-,P阱CMOS工艺流程,N阱CMOS工艺主要步骤,4.7BICMOS工艺,CMOS的主要优点是集成密度高而功耗低，工作频率随着工艺技术的改进已接近TTL电路，但驱动能力尚不如双极型器件，所以近来又出现了在IC内部逻辑部分采用CMOS技术，而I/O缓冲及驱动部分使用双极型技术的一种称为BiCMOS的工艺技术。,BICMOS工艺特点就是在CMOS工艺基础上加入双极性器件的特殊工序,第五章基本的门电路,5.1数字电路的主要性能5.2饱和型与非饱和型双极型数字集成电路5.3TTL门5.4CMOS门电路5.5双极型电路信号与MOS电路的比较5.6BICMOS电路,5.1数字电路的主要性能,电路的性能包括很多方面，但最重要的是速度、功耗和所占硅片的面积。1速度速度是指电路能够可靠工作时的最大频率。一个反相器的最大工作频率可近似表达电路的速度越高，则电路在每秒内可以处理的数据量就越大。一个数字电路中会有成千上万个电路单元，面每个电路单元由于其功能和设计的不同，它们的响应时间会有差异，因此最高时钟频率取决于响应最慢的电路单元或者最慢的通路(path)。,2功耗所有的电路都需要有直流电源供电，从电源中获得的能量在电路中将以热的形式耗散掉。由于硅材料的性质决定了晶体管的性能会随温度有明显的变化，因而通常电路的PN结温度不能超过200、(一般商用电路，其最高工作温度规定为65或75)，这样就对电路的总功耗有一限制。由于电路中器件数目增加时。电路的功耗会随着加大路中每一器件的功耗必须设法设计得越小越好。,3芯片面积电路的物理版图尺寸将决定芯片面积的大小。芯片尺寸不仅影响成本，还会受到管壳容积的限制、出此尽可能采用最小的工艺尺寸来减小芯片而积。但是我们从下面的讨论中可以看到，电路单元的物理尺寸还取决于电路设计方法。一般来讲，要同时做到速度快、功耗低和面积小是很困难的，通常要做一些折衷，例如为了达到更快的速度，电路的功耗就只能大一些。,数字信号的特征,在讨论各种基本的门电路之前，先介绍一下数字集成电路中数字信号的特性。数字电路所耍处理的信息是逻辑变量，它有0和1两种状态。当输人或输出电平为低即为VL时，对应于0逻辑状态，当电平为高即为VH时，则对应于1逻辑状态。理想的数字信号波形示于图5.1,5.2饱和型与非饱和型双极型数字集成电路,双极型的数字集成电路可以分成两类：饱和型与非饱和型。典型的饱和型双极集成电路为晶体管一晶体管逻辑(TTL)，非饱和型的是发射极耦合逻辑(ECL)。它们的区别在于电路工作时双极型晶体管是否饱和。当晶体管饱和时，基极发射极电压VBE变得比收集极发射极电压VCE还大。对于NPN结构晶体管来说，两个PN结都成为正向偏置，且基极端变为最正端。由于发射结和收集结都向基区注入电子，正常的晶体管效应消失，收集极电流被限制在对应的Q点，而不再受基极电流或电压的控制。,将晶体管驱动在饱和状态的一个优点是，饱和时的收集极电流与双极型晶体管本身的特性无关。不再受晶体管参数的制造容差特别是值容差的影响。但它的缺点是晶体管的关断速度慢。出为饱和时两个结都注入电子到基区，因而基区中的电子浓度比正常情况下要人很多。要将存储在基区中的电了都移走需要时间，这一时间称储存时间(storagetime)。因而对于处在饱和状态的电路，其关断时间就固有地要长。非饱型电电路的储存时间短。因而常用于高速双极型集成电路，但对制造容差特别是值容差提出了较高的要求。,5.3TTL门,晶体管-晶体管逻辑TTL(transistor-transistor-logic)门是双极型数字电路中一种最常见的标难产品。其2输入端TTL与非(NAND)门电路图及其逻辑符号见图5-7。它包括两个晶体管T1和T2。T1有两个N+发射区，但共有一个P型基区。T2是一个开关，当它处于OFF时，输出端等效为逻辑1，当处于ON时，T2上的VCE为Vsat。输出端电压等效为逻辑0。输入端A和B通常连接到前级门的输出端，因此它们是通过前级的R2与VCC相连。或在前级门T2管导通时与地相连。,TTL与非门,首先分析当B端处于逻辑1时，A端的变化和输出端状态之间的关系。若A端也为逻辑1状态，电流就流过R1、T1的基极-收集极结以及T2的基极-发射极结，如图5-8(a)。T1的收集极在这种条件下就如同发射极，而A端的发射极就如同收集极。因T1处于饱和状态，流过A端的电流取决于前级的R2值。A端的输人电压就是T1电压Vsat，与T2的基极-发射极电压之和，它近似等于(0.2+0.6)V。当T2导通时，电流流过R2，因而输出VOUT逻辑0状态。,当A端改为逻辑0状态时，电流的流向如图5-8(b)。在这种条件下，A端的电压无法使电流流过T1的基极收集极结和T2的基极发射极结，因而T2处于关断状态。T1的基极电流转而通过A和S1到地，同时通过S1到地的电流还有从R2到地的电流。由于T2被关断，因而输出处VOUT上升为逻辑1。,如果考虑B端处于逻辑0状态，那么T1基极电流会经B流到地。无论A端处于l或处于0状态，T2都处于关断，因而输出电压为逻辑l状态。这一电路实现了与非功能，即A和B端任一个处于逻辑0或两者都处于逻辑0时，输出为逻辑1；只有在A端和B端部为逻辑1时，输出才为逻辑0。其逻辑表达式为，真值表见表5-1。,TTL或非门,TTL的2输入端或非(NOR)门电路图及其逻辑符号见图5-9。它由两个反相器T1和T2并联起来而构成，实现了或非功能，即。其真值表见表5-2。,TTL与或非门,如把AND门和NOR门组合起来可以构成TTL与或非(AND-ORNOT)门，如图5-10所示TTL逻辑门除了以上描述的基本结构外，还可以有许多种变异方案。例如，可以用二极管来替代R2，或者在电路中添加二极管等。以上电路都用于芯片内部级，对于输出级则要采用推挽式TTL驱动电路。,5.4CMOS门电路,CMOS电路称为互补型(complementary)金属氧化物半导体电路，它同时利用P沟MOS管和N沟MOSs管，具有功耗低和集成度高的优点，因而己被广泛应用于各种场合。CMOS电路具有P阱、N阱和双阱等工艺结构。,CMOS反相器,1CMOS反相器的工作原理最基本的CMOS反相器的电路图示于图5-29(a)，它由一N沟MOS管和一P沟MOS管组成。P沟管称为上拉管，N沟管称为下拉管，两管的栅极相连并接VIN，VOUT则从两管的同漏端引出。输入电压VIN可以为0-VDD之间的任何值，但典型值是5V。,对所有的CMOS电路，必须首先确定管子的漏端和源端。对于N沟MOS管，漏端是两端电位较正者；对于P沟MOS管，漏端是两端中电位较负的。根据这一规则，图5-29(a)标出了相应的符号。当VIN=0时，N沟MOS管的VGS=0，因而它截止，然而对于P沟MOS管来说，由于源端处于+VDD，因而栅极相对于源端为-VDD，所以P沟MOS管是导通状态，输出节点等效于直接连在地上，因此VOUT=VDD。,当VINVDD时，情况则相反。N沟MOS管的栅极电压为+VDD，因而N沟MOS管导通；而P沟MOS管的栅和源端都处于VDD，使VGS=0，因而P沟MOS管截止。输出点通过N沟MOS管连接到地，所以VOUT=0。可以看出，在稳态时治出电压总是与输入电压相反，即具有逻辑反相功能。,CMOS与非门,输入端CMOS与非门包含两个串联的N沟下拉管和两个并联的P沟上拉管，电路图见图5-35(a)。当A端与B端处于逻辑1状态时，N沟MOS管导通，而P沟MOS管截止因而输出电压为逻辑0。如果A端与B端中有一端处于逻辑0状态，则至少有一个P沟MOS管寻通和一个P沟MOS管截止因而输出电压为逻辑1。如果A端和B端都处于逻辑0状态，则输出电压也为逻辑1。因而该电路完成了与非功能。,CMOS或非门,输入端CMOS或非门的电路因见图5-36(M)。根据如下原理：对N沟MOS管，在栅极上加逻辑1电平时，它就导通，而对P沟MOS管、栅极加逻辑0电平时导通。读者就可以自行分析或非门功能。由于2输入端CMOS与非门的N沟MOS管两管串联，因而为了获得电学上的对称性，其N沟MOS管的沟道宽度应该加倍。而对于2输入端CMOS或非门，则应加倍P沟MOS管的宽度。,当CMOS与非门及或非门的输入端数增加时，若仍要保持电学上的对称性，则串联管的沟道要进一步加宽。在或非门小，P沟MOS管面积已经很大，如再加多输入端，会使或非门的面积更大，因此对于多输入端宜采用与非门结构。即使采用与非门，输入端也不希望超过4个。,5.5双极型电路信号与MOS电路的比较,双极型集成电路的一个优点是在高速时对电容负载具有较强的电流驱动能力，虽然由于双极型晶体管的电荷储存效应会增加延迟。另一优点是它较为“皮实”，在恶劣的I作环境下它比起MOS集成电路有较高的可靠性。而MOS晶体管是依靠一层非常薄的栅氧化层作为绝缘层，在过量的尖脉冲电压的作用下它很容易被破坏。双极型晶体管的个缺点是要求有输入(基极)电流，这使双极型集成电路的形式较为复杂，如要采用电阻等；另一个缺点是有相对较大的功耗。,MOS集成电路具有功耗低，结构简单，因而集成度可显著加大等优点。双极型集成电路中，每一个门电路的功耗将最终限制芯片的集成度。假设一个双极型门电路的功耗为200uw。如果；芯片上有5000个门电路，那总功耗就会达到lW，要散掉如此大的热能就要求有有效的封装方法。,5.6BICMOS电路,结合双极型集成电路的有点和MOS电路的有点从而研发成功的BICMOS电路。BICMOS电路具有功耗低，结构简单，因而集成度可显著加大等优点，高速时对电容负载具有较强的电流驱动能力；另一优点是它较为“皮实”，在恶劣的I作环境下它比起MOS集成电路有较高的可靠性。,第六章IC版图设计,6.1版图设计规则6.2图元6.3版图设计6.4版图检查,6.1版图设计规则,集成电路的制造必然受到工艺技术水平的限制，受到器件物理参数的制约，为了保证器件正确工作和提高芯片的成品率，要求设计者在版图设计时遵循一定的设计规则，这些设计规则直接由流片厂家提供。设计规则是版图设计和工艺之间的接口。符合设计规则的版图设计是保证工艺实现的第一个基本要求。,设计规则主要包括以下几点：,1.最小宽度（minWidth）2.最小交叠（minOverlap）3.最小间距（minSep）,1.最小宽度（minWidth）,在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。,2.最小交叠（minOverlap）,间距指各几何图形外边界之间的距离,3.最小间距（minSep）,交迭有两种形式：a)一几何图形内边界到另一图形的内边界长度(overlap)b)一几何图形外边界到另一图形的内边界长度(extension),6.2图元,电路所涉及的每一种元件都是由一套掩模决定的几何形状和一系列物理、化学和机械处理过程的一个有机组合。仅根据设计规则来设计版图，难以入手。对版图设计者来讲，工艺能够制造的有源和无源元件的版图应该作为工艺元件库事先从工艺厂家得到。必要时，设计者需要自己建立相应的元件库。以下给出根据MOSIS提供的TSMC0.35mCMOS工艺文件设计的几种关键元件，图中几何尺寸的单位都是lambda，对于0.35m工艺，=0.2m。,NMOS和PMOS,多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区(Active)共同形成N型有源区（NMOS），P+扩散和有源区共同形成P型有源区（PMOS）。有源区分别在栅极两侧构成源区(S)和漏区(D)。源区和漏区又分别通过接触孔(Contact)与第一层金属(Metal1)连接构成源极和漏极。栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为3lambda=0.6m。栅指数(gates)指栅极的个数。,MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width)和栅指数(gates)。栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最小值为2lambda=0.4m。,NMOS俯视图,PMOS俯视图,电阻(Resistor),设计者在Cadence环境下CMOS工艺可用的电阻有多晶硅电阻、有源层电阻和阱区电阻,电容(Capacitance),TSMC_0.35m工艺制作的电容是一种结构简单的MIM电容，该电容由三层介质组成：导电层作为下电极绝缘层作为平板电容两电极间的介质导电层作为上电极,互连(Interconnect),在TSMC_0.35m的集成电路工艺流程中，不同导电层之间由绝缘介质隔离。导电层之间的相互连接需要通过打孔实现。有源层、多晶硅(Poly)和第二层多晶硅(Electrode)都通过接触孔(Contact)与第一层金属(Metal1)连接。,(a)多晶硅和第一层金属(b)第一和第二层金属(c)第二和第三层金属连接的俯视图,焊盘(Pad),电路的输入和输出需要通过适当的导体结构（焊盘）来实现与外部电路的连接，它同时用于电路的在芯片测试。焊盘的尺寸通常远大于电路中其它的元器件，焊盘的尺寸是固定的。,6.3版图设计,1.版图设计环境建立数据库通道，确定版图与工艺对应关系。2.芯片版图布局布局图应尽可能与电路图一致设计布局图的一个重要的任务是安排焊盘集成电路必须是可测的,版图设计注意事项,输入和输出最好分别布置在芯片两端，例如让信号从左边输入，右边输出，这样可以减少输出到输入的电磁干扰。对于小信号高增益放大器，这一点特别重要，设计不当会引起不希望的反馈，造成电路自激。,金属连线的宽度是版图设计必须考虑的问题。铝金属线电流密度最大为0.8mA/mm2，Metal1、Metal2厚0.7mm,电流密度按0.56mA/mm2设计，Metal3厚1.1mm,按0.8mA/mm2设计。当金属中流过的电流过大时，在金属较细的部位会引起“电徙”效应（金属原子沿电流方向迁徙），使金属变窄直到截断。因此，流过大电流的金属连线应该根据需要设定宽度。,6.4版图检查,1.设计规则检查DRC2.电路提取3.电气规则检查ERC4.版图与电路图对照LVS,4.版图设计注意事项（续1）,输入和输出最好分别布置在芯片两端，例如让信号从左边输入，右边输出，这样可以减少输出到输入的电磁干扰。对于小信号高增益放大器，这一点特别重要，设计不当会引起不希望的反馈，造成电路自激。,金属连线的宽度是版图设计必须考虑的问题。铝金属线电流密度最大为0.8mA/mm2，Metal1、Metal2厚0.7mm,电流密度按0.56mA/mm2设计，Metal3厚1.1mm,按0.8mA/mm2设计。当金属中流过的电流过大时，在金属较细的部位会引起“电徙”效应（金属原子沿电流方向迁徙），使金属变窄直到截断。因此，流过大电流的金属连线应该根据需要设定宽度。应确保电路中各处电位相同。芯片内部的电源线和地线应全部连通，对于衬底应该保证良好的接地,第七章IC封装,7.1封装功能7.2封装类型和技术7.3IC封装的各种示图,7.1封装功能,（1）对芯片起到保护作用，封装后使芯片不受外界因素的影响而损坏，不因外部条件变化而影响芯片的正常工作；（2）封装后芯片通过外引线与外部系统有方便和可靠的电连接；（3）将芯片在工作中产生的热能通过封装外壳散播出去，从而保证芯片温度保持在最高额度之下；（4）能使芯片与外部系统实现可靠的信号传输，保持信号的完整性。,7.2封装类型和技术,1、DIP双列直插式封装DIP(DualInlinePackage)是指采用双列直插形式封装的集成电路芯片。DIP封装具有以下特点：1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。2.芯片面积与封装面积之间的比值较大，故体积也较大。,2、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装QFP（PlasticQuadFlatPackage）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。QFP/PFP封装具有以下特点：1.适用于SMD表面安装技术在PCB电路板上安装布线。2.适合高频使用。3.操作方便，可靠性高。4.芯片面积与封装面积之间的比值较小。,3、PGA插针网格阵列封装PGA(PinGridArrayPackage)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。PGA封装具有以下特点：1.插拔操作更方便，可靠性高。2.可适应更高的频率。Intel系列CPU中，80486和Pentium、PentiumPro均采用这种封装形式。,据1998年统计，DIP在封装总量中所占份额为15，SOP在封装总量中所占57，QFP则占12。预计今后DIP的份额会进一步下降，SOP也会有所下降，而QFP会维持原有份额，两者的总和仍占总封装量的80。以上三种封装形式又有塑料包封和陶瓷包封之分。塑料包封是在引线键合后用环氧树脂铸塑而成，环氧树脂的耐湿性好，成本也低，所以在上述封装中占有主导地位。陶瓷封装具有气密件高的特点，但成本较高，在对散热件能、电特性