第11章 Verilog仿真验证

.,第11章Verilog仿真验证,.,11.1Verilog仿真方法与仿真流程,.,11.1Verilog仿真方法与仿真流程,.,11.2使用ModelSim进行仿真,.,11.2使用ModelSim进行仿真,1.启动ModelSim,.,11.2使用ModelSim进行仿真,2.建立仿真工程项目,.,11.2使用ModelSim进行仿真,2.建立仿真工程项目,.,11.2使用ModelSim进行仿真,3.编译仿真文件,.,11.2使用ModelSim进行仿真,3.编译仿真文件,.,11.2使用ModelSim进行仿真,3.编译仿真文件,.,11.2使用ModelSim进行仿真,4.装载仿真模块和仿真库,.,5.执行仿真,.,11.2使用ModelSim进行仿真,5.执行仿真,.,11.2使用ModelSim进行仿真,5.执行仿真,.,11.3系统任务、系统函数和预编译语句,1.函数$display,.,11.3系统任务、系统函数和预编译语句,1.函数$display,.,11.3系统任务、系统函数和预编译语句,2.函数$write,.,11.3系统任务、系统函数和预编译语句,2.函数$write,.,11.3系统任务、系统函数和预编译语句,3.函数$strobe和$monitor,.,11.3系统任务、系统函数和预编译语句,4.任务$finish和$stop,.,11.3系统任务、系统函数和预编译语句,5.函数$time,.,11.3系统任务、系统函数和预编译语句,6.文件系统函数和系统任务,.,11.3系统任务、系统函数和预编译语句,6.文件系统函数和系统任务,.,11.3系统任务、系统函数和预编译语句,6.文件系统函数和系统任务,.,11.3系统任务、系统函数和预编译语句,6.文件系统函数和系统任务,define宏定义,include文件包含,.,11.4基本元件与用户自定义元件（UDP）,11.4.1基本元件及其用法,.,11.4基本元件与用户自定义元件（UDP）,11.4.1基本元件及其用法,1.and、nand、or、nor、xor和xnor,2.buf与not,3.bufif1、bufif0、notif1和notif0,.,11.4基本元件与用户自定义元件（UDP）,11.4.1基本元件及其用法,.,11.4基本元件与用户自定义元件（UDP）,11.4.1基本元件及其用法,1.pullup和pulldown,2.pmos、nmos、rnmos和rpmos,3.cmos和rcmos,4.tran和rtran,.,11.4基本元件与用户自定义元件（UDP）,11.4.1基本元件及其用法,5.tranif0、rtranif0、tranif1和rtranif1,.,11.4基本元件与用户自定义元件（UDP）,11.4.1基本元件及其用法,.,11.4基本元件与用户自定义元件（UDP）,11.4.1基本元件及其用法,.,11.4.2用户自定义元件（UDP）,.,11.4基本元件与用户自定义元件（UDP）,11.4.2用户自定义元件（UDP）,.,11.4基本元件与用户自定义元件（UDP）,11.4.2用户自定义元件（UDP）,.,11.4基本元件与用户自定义元件（UDP）,11.4.2用户自定义元件（UDP）,.,11.4基本元件与用户自定义元件（UDP）,11.4.2用户自定义元件（UDP）,.,11.4基本元件与用户自定义元件（UDP）,11.4.2用户自定义元件（UDP）,.,11.4.2用户自定义元件（UDP）,.,11.4基本元件与用户自定义元件（UDP）,11.4.2用户自定义元件（UDP）,.,11.5延时模型,11.5.1#延时,.,11.5延时模型,11.5.2门延时,.,11.5延时模型,11.5.3延时说明块,.,11.6Verilog其他仿真语句,11.6.1initial语句,.,11.6Verilog其他仿真语句,11.6.1initial语句,.,11.6Verilog其他仿真语句,11.6.2fork-join块语句,.,11.6Verilog其他仿真语句,11.6.2fork-join块语句,.,11.6Verilog其他仿真语句,11.6.2fork-join块语句,.,11.6.2fork-join块语句,.,11.6Verilog其他仿真语句,11.6.2fork-join块语句,.,11.6Verilog其他仿真语句,11.6.3wait语句,.,11.6Verilog其他仿真语句,11.6.4force、release语句,.,11.7仿真激励信号的产生,.,11.7仿真激励信号的产生,1.方法一,.,11.7仿真激励信号的产生,1.方法一,.,11.7仿真激励信号的产生,1.方法一,.,11.7仿真激励信号的产生,2.方法二,.,11.8VerilogTestBench（测试基准）,.,11.8VerilogTestBench（测试基准）,.,11.9Verilog数字系统仿真,.,习题,11-1简述Verilog仿真流程。11-2试举例说明$display、$monitor、$strobe之间的差别。$time与$stime有什么差别？11-3试用UDP构建3选1多路选择器。11-4如何生成时钟激励信号？什么是TestBench？11-5如何使用Verilog语句生成异步复位激励信号和同步复位激励信号？11-6试使用基本元件构成一位全加器。11-7试说明fork-begin与begin-end的区别。11-8编写一个Verilog仿真用程序，产生一个reset复位激励信号，要求reset信号在仿真开始保持低电平，过10个时间单位后变高电平，再过100个时间单位，恢复成低电平。11-9编写一个用于仿真的时钟发生Verilog程序，要求输出时钟激励信号clk，周期为50ns。11-10试探索用多种方式在仿真时实现如同习题11-8所描述的时钟激励信号。,.,实验,11-1在ModelSim上进行4位计数器仿真(1)实验目的：熟悉ModelSim的Verilog仿真流程全过程，学习简单时序电路的仿真。(2)实验内容1：首先利用ModelSim完成4位计数器（例11-1）的文本编辑输入(cnt4.v)和编译、仿真等步骤（除了输入程序外，其他步骤可以按照11.2节内容进行），给出图11-14所示的仿真波形，仿真验证此设计的功能。(3)实验内容2：在ModelSim上对cnt4.进行重新仿真，要求修改仿真激励，把d的load值修改为4d10，观察仿真波形结果。(4)实验报告：根据以上的实验内容写出实验报告，包括程序编写、软件编译、仿真分析和详细实验过程；给出软件应用分析报告、仿真波形图及其分析报告。(5)实验习题：如何修改ModelSim的设置，使得执行run，不只是100ns，更改为200ns？请查看ModelSim帮助以获取方法。,.,实验,11-2在ModelSim上进行16位累加器设计仿真(1)实验目的：熟悉ModelSim的Verilog仿真流程全过程，学习仿真激励产生的方法。学习简单的TestBench的编写。(2)实验内容1：首先利用ModelSim完成16位累加器（例11-28）的文本编辑输入和编译、仿真等步骤（除了输入程序外，其他步骤可以按照11.2节内容进行），按照书上11.7节的方法，设计16位累加器的复位和时钟激励的Verilog程序，并且在ModelSim上进行验证。,.,实验,(3)实验内容2：为acc16设计一个TestBench，要求TestBench的仿真时间为2000ns；在100ns前完成复位，clk时钟激励为周期10ns，增加对acc16模块的a端口的仿真激励，把a端口值在仿真前1000ns为1，后1000ns为5