第二章 组合逻辑门(02)ppt课件

.,2-5常用中规模集成组合电路,2-5-1规模的划分,2-5-2数据选择器,2-5-3数据分配器,2-5-8奇偶效验器,2-5-6数据比较器,2-5-7加法器,.,2-5-1集成电路规模分划分,不同系列的集成电路中，集成规模的划分标准是不同的,.,因此，标准的集成逻辑电路进行数字逻辑设计，不仅具有体积小、功耗低、可靠性高、而且易于设计、生产、调试和维护，为用户带来了极大的方便。,完成基本逻辑运算的逻辑器件，例如门电路、触发器等。,SSI（小规模集成电路）：,MSI（中规模）：,完成一定的逻辑功能，称为逻辑组件（或模块），例如编码、译码、计数等。,LSI（大规模）、VLSI（超大规模）：,逻辑系统，例如CPU、单片机、大容量存储器等。,.,2-5-2数据选择器,根据地址码的要求，从多路输入信号中选择其中一路输出的电路。又称为多路选择器(Multiplexer，简称MUX)或多路开关。,数据选择器:,.,（1）8选1数据选择器：CT74LS151,输出函数表达式：,.,(2)双4选1数据选择器:CC14539,输出函数表达式：,.,由于数据选择器在输入数据全部为1时，输出为地址输入变量全体最小项的和。,例如4选1数据选择器的输出Y=m0D0+m1D1+m2D2+m3D3当D0=D1=D2=D3=1时，Y=m0+m1+m2+m3。当D0D3为0、1的不同组合时，Y可输出不同的最小项表达式。,(3)用数据选择器实现组合逻辑函数,而任何一个逻辑函数都可表示成最小项表达式，因此用数据选择器可实现任何组合逻辑函数。,.,例1,用数据选择器实现函数,解,(1)选择数据选择器,Y为三变量函数，故选用8选1数据选择器，现选用CT74LS151。,(2)写出逻辑函数的最小项表达式,(3)写出数据选择器的输出表达式,(4)比较Y和Y两式中最小项的对应关系,令：,则：,.,为使Y=Y，应令：,(5)画连线图,.,2-5-3数据分配器,数据分配器:,根据地址码的要求，将一路数据分配到指定输出通道上去的电路。又称为多路分配器（Demultiplexer，简称DMUX）。,.,双1：4线数据分配器：74LS155,(1)74LS155结构图,(2)74LS155功能描述,外部标明了两个独立数据分配器的数据输入、输出线和控制信号线。,当地址输入A1A0=00，且使能控制ST有效时，数据输入,发送到f0输出端；,当地址输入A1A0=01，且使能控制ST有效时，数据输入,发送到f1输出端；,依次类推。,.,(3)74LS155数据分配器功能表,(4)74LS155的功能扩展：,将ST和,连在一起作为地址输入端A2，两个,数据输入端,可以组成一个1：8线数据分配器。,连在一起作为数据输入，则芯片74LS155,.,【例2】,利用DMUX和MUX设计一个实现8路数据传输的逻辑电路。,【解】,使用一个8选1的MUX，再用一个1：8线的DMUX，并将它们的地址输入端A2A1A0连在一起，使A2A1A0上的控制信号依次由000-001-010-011-100-101-110-111定时变化，则可以分时实现8路数据传输。,.,2-5-4译码器,将表示特定意义信息的二进制代码翻译出来。,（1）译码器的概念与类型,译码,译码器(即Decoder),实现译码功能的电路。,二进制译码器,二-十进制译码器,数码显示译码器,常用译码电路,.,（特定含义：规则、顺序）,二进制代码,某种代码,译码,编码,译码器,编码器,（2）编码与译码的关系,.,（3）二进制译码器,将输入二进制代码译成相应输出信号的电路。,译码输出高电平有效,译码输出低电平有效,.,（4）3线8线译码器:74LS138,3位二进制码输入端,8个译码输出端低电平有效。,.,允许译码器工作,禁止译码,0,0,输出逻辑函数式,二进制译码器能译出输入变量的全部取值组合，故又称变量译码器，也称全译码器。其输出端能提供输入变量的全部最小项。,.,（5）译码器的应用,用二进制译码器实现组合逻辑函数：由于二进制译码器的输出端能提供输入变量的全部最小项，而任何组合逻辑函数都可以变换为最小项之和的标准式，因此用二进制译码器和门电路可实现任何组合逻辑函数。,.,由于有A、B、C三个变量，故选用3线-8线译码器。,【解】,(1)根据逻辑函数选择译码器,【例】用译码器和门电路实现逻辑函数,选用3线-8线译码器CT74LS138，并令A2=A，A1=B，A0=C。,(2)将函数式变换为标准与-或式,(3)根据译码器的输出有效电平确定需用的门电路,.,(4)画连线图,因此，将Y函数式变换为：,采用5输入与非门，其输入取自Y1、Y3、Y5、Y6和Y7。,.,（6）显示译码器,将输入的BCD码译成相应输出信号，以驱动显示器显示出相应数字的电路。,(一)数码显示译码器的结构和功能示意,.,(二)数码显示器简介,数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器(LED)和液晶显示器(LCD)等。它们由七段可发光的字段组合而成。,1.七段半导体数码显示器(LED),显示的数字形式,.,VCC+5V,串接限流电阻,ag和DP为低电平时才能点亮相应发光段。,ag和DP为高电平时才能点亮相应发光段。,共阳接法数码显示器需要配用输出低电平有效的译码器。,共阴接法数码显示器需要配用输出高电平有效的译码器。,.,(三)用74LS48驱动数码显示器,BS201A是由七个发光二极管组成的七段荧光数码管（另有一个小数点显示），它采用共阴极电路。,74LS48是二-十进制BCD码译码器/驱动器。内部逻辑结构先进行译码，后进行驱动。,当Ya-Yg中某一个或几个为高电平时，相应的发光二极管导通点亮，便显示出0-9个数字。,.,74LS48的输入还有三个控制信号：,用来熄灭器件显示的0。,为熄灭信号。,显示数字。,为试灯信号。,=1，,=0时，七段,都点亮。,为灭0信号，,.,2-5-5编码器,（1）编码器的概念与类型,编码,将具有特定含义的信息编成相应二进制代码的过程。,编码器(即Encoder),实现编码功能的电路。,.,三位二进制编码器(2=8种状态)，它可以编制8种信息。(也称8线3线编码器),（2）二进制编码器,（以三位二进制编码器为例）,.,由于输入变量I7、.、I1、I0互相排斥，简化真值表如右。,.,用或门来实现这个逻辑功能。,*I0被隐含了，即：I7I1全无输入时，输出就是I0的编码。,.,用与非门和非门来实现。,上述编码器在任意时刻所有输入线中只允许一个输入线上有信号，否则编码器就发生紊乱。,说明：,.,（3）8线3线优先编码器：CT74LS148,优先编码器：允许多个输入信号同时有效。,.,.,.,四位二十进制编码器(种状态，仅用前10种状态)，它可以编制十进制数的信息(也称10线4线编码器)。,（4）8421BCD码编码器,.,.,简化真值表,.,用或非门/非门来实现,.,（4）8421BCD码优先编码器,.,.,.,数据比较器：,（1）四位二进制数“比较”的方法,2-5-6数据计较器,用来比较两个二进制数大小的组合电路。,.,（2）常用的四位集成比较器,TTL型集成电路,CMOS型集成电路,将两个四位二进制数A3A2A1A0与B3B2B1B0进行比较，比较结果通过FABFAB，ABi（Li）输出端FAB=1，其它输出端都输出0；,AiB端，A=B端接FA=B端，AB端接FAB端。,【解】,.,两片74LS85构成八位二进制数据比较器连线图,.,2-5-6加法器,（1）加法器,完成两个一位二进制数加法(不考虑低位的进位)的电路称为半加器。所以输入端有两个(加数Bi和被加数Ai)，输出端也有两个(本位和Si和向高位的进位Ci),加法器是计算机的重要部件之一，它是完成算术加法运算的逻辑单元电路。,（2）半加器,.,半加器的真值表、逻辑表达式和电路如下：,00010110,.,完成两个一位二进制数加法，并且考虑低位来的进位的电路称为全加器。所以输入端有三个(加数Bi和被加数Ai还有低位来的进位Ci-1)，输出端仍有两个(本位和Si和向高位的进位Ci),1）全加器真值表,（3）全加器,.,2）全加器逻辑表达式,3）全加器逻辑电路,.,（4）用半加器实现全加器,真值表,函数达式表,.,实现的逻辑图,.,对于n位的操作数要用n个全加器。,（5）（四位）串行加法器,直接将四个全加器串接起来就可以组成四位串行进位加法器。,.,串行加法器的优点是：电路简单、连线方便。缺点是：高位的运算必须要等到低位运算完毕后，有一个进位送上来才能作高位的运算。因此运算速度非常慢。如果每通过一个全加器产生二级门的延迟，那么总延时是8级。计算机的运算必须在一个节拍内完成，那么一个节拍的时间必须大于最长的传输延迟时间。,运算规则是先作低位的加法然后依次向高位进行直至加法完成。,.,利用超前进位电路，在输入了所有的加数和被加数后，直接产生进位信息并送入各全加器中。,由全加器第i位的进位公式得知：,所以：,（6）（四位）并行加法器：74LS283,.,设:,则：,的表达式说明，最低位的进位符号,进位，加快了加法器的运算速度。,.,74LS283四位超前进位加法器逻辑图,.,常用的集成四位并行进位加法器（TTL型）,.,用两片7483芯片构成一个八位二进制数加法器(A7A6A5A4A3A2A1A0+B7B6B5B4B3B2B1B0)。,低四位的进位输出与高四位的进位输入相连接；低四位的进位输入的接“0”。(最低位没有更低的位进位),【例】,【解】,.,2-5-6奇偶校验器,利用奇(偶)校验方法进行检错的组合逻辑电路称为奇偶校验器。,（1）奇偶校验器：,（2）9位奇偶效验器：74LS280,I1I7：被监测的信息码；I8：监督码元；Fod：发送端产生的校验码；Fev：接受端产生的校验码；,.,（3）用两片74LS280实现8位数据传输系统,（假设：采用奇校验）,.,（4）74LS280发送端监督位信号,（5）74LS280接受端监督位信号,接收端280芯片：对9位码组进行奇校验产生Fev信号，,.,表明码组中1的个数不为奇数，传输错误。,奇偶校验方法只能检测1位错，不能检测两位同时错，但由于方法简单，硬件很少，因此仍然得到广泛应用。,表明码组中1的个数为奇数，传输正确。,.,加法器用于实现多位加法