基于VHDL密码锁设计

1基于FPGA的数字密码器设计黑体小三，15倍行距，段后1行，新起一页，居中41数字密码器总体设计黑体四号，15倍行距，段前05行411设计要求黑体小四，15倍行距，段前05行1）密码预先在内部设置，可以设置任意位密码，这里采用6位十进制数字作为密码；2）密码输入正确后，密码器将启动开启装置。这里密码器只接受前6位密码输入，并以按键音提示，多余位数的密码输入将不起作用；3）允许密码输入错误的最大次数为三次,密码错误次数超过三次则进入死锁状态,并发出警报4）报警后，内部人员可以通过按键SETUP使密码器回到初始等待状态；5）密码器具有外接键盘，可以用来输入密码和操作指令；412设计思路黑体小四，15倍行距，段前05行先对数字密码器进行顶层设计并写出相应的VHDL程序，然后将数字密码器划分为分频模块、消抖同步模块、使能电路模块、密码预置模块、编码模块、比较模块、计数器选择模块、数码管显示译码模块、指示电路模块、数码管扫描模块、误码模块和控制器模块12个部分，将各个模块一一实现。顶层设计中各个模块是作为元件来引用的，因此这里需要将各个模块设计成独立设计实体的具体形式，这样便可以在顶层设计来引用这些模块了。413数字密码器的基本原理黑体小四，15倍行距，段前05行首先，密码器通过外接键盘输入数字密码，然后密码需要经过10线至4线编码器变成BCD码；接下来通过4位比较器与存储在系统中的预置密码进行比较，同时将输入的密码通过数码管扫描模块和数码管显示译码模块显示出来；最后将比较的结果DEP送到控制器模块中。本次设计中的密码是串行输入的，每次分别与一个预置码比较。可见，6个十进制的密码分别有24个端口送入，因此需要使用一个数据选择器来进行选择。这里，数据选择器是一个4位的六选一数据选择器，它的两位选择信号是由一个模6的计数器来给出的，计数器的控制信号是由控制信号RESET和时钟信号CNP是由控制模2块来提供的。外接键盘每送一个密码数字，计数器的计数值加1。如果计数器的数值计到6时，那么表示6个密码已经输入完毕。接下来计数器应向控制器发出反馈信号FULL，这表示控制器已经可以进入到启动状态。计数器2用来记录输入密码错误次数，当密码输入错误时，密码器将发出警报，并提示用户还可以输入密码的次数。当密码输入错误的达到次数三次时,计数器2应向控制器反馈信号NOTC，密码器将进入死锁状态,并发出警报。这时只能通过内部按键SETUP使密码器回到初始状态。宋体小四，125倍行距42数字密码器的实现黑体四号，15倍行距，段前05行密码器的顶层设计由各个子模块构成。其中各个模块是以元件的形式给出的，首先必须进行元件的说明，然后进行元件的例化调用就可以构成顶层模块。顶层设计的模块图如图23所示。图23顶层设计模块图由上图可以给出数字密码器的对外接口信号，即输入和输出信号。1、数字按键输入信号A0A9，用来进行密码的输入操作；2、外部时钟信号CLK，用来作为内部操作时钟和驱动蜂鸣器；3、按键输入信号READY，用来设置密码器的准备操作状态；4、按键输入信号WAIT_T，用来建立密码器的等待状态；5、按键输入信号SETUP，用来恢复密码器的等待状态；6、按键输入信号OPEN_T，用来设置密码器进入到启动状态；7、绿灯指示驱动信号LED_G,驱动绿灯显示；8、红灯指示驱动信号LED_R,驱动红灯显示；9、蜂鸣器驱动信号ALERT，驱动报警蜂鸣器；10、数码管显示译码输出A，B，C，D，E，F，G。宋体小四，125倍行距421分频模块设计黑体小四，15倍行距，段前05行1、分频模块的输入、输出3图24分频模块图分频模块的模块图如图24所示，可以定义输入、输出信号如下CLK系统输入时钟，300HZ。CLK_DIV1、CLK_DIV2分频输出时钟信号，分别为10HZ、1HZ。2、模块描述在数字密码器中，它的外部时钟信号CLK是由外部晶振来提供的，时钟频率为300HZ。对CLK进行分频输出两路时钟CLK_DIV1和CLK_DIV2,其中CLK_DIV1作为按键检测消抖时钟和控制器模块时钟，而CLK_DIV2作为密码错误次数计数模块的时钟。CLK时钟信号还作为蜂鸣器启动信号和LED显示扫描时钟信号。CLK_DIV1设为CLK的30分频，为10HZ。再将CLK_DIV1进行10分频可以得到CLK_DIV2时钟，为1HZ。因此，分频模块可以采用10分频和30分频电路来构成，如图25所示。30分频电路10分频电路CLKCLK_DIV1CLK_DIV1CLK_DIV2图253、VHDL设计由图25可知，分频模块内部含有两个单元电路30分频电路和10分频电路。首先需要进行30分频和10分频这两个单元电路的VHDL设计，这两个单元电路的设计可以采用计数的方法来完成。而对于分频模块的设计，可以通过对两个单元电路元件的例化调用来实现。其中30分频电路和10分频电路的VHDL程序分别为CLK_DIV30VHD，CLK_DIV10VHD；分频模块的VHDL程序为CLKDIV_MODELVHD。422消抖同步模块设计黑体小四，15倍行距，段前05行1、消抖同步模块的输入、输出信号定义4图26消抖同步模块图消抖同步模块的模块图如图26所示，由图可以得到输入、输出信号定义1）输入信号C1、C2、C3、C4分别由WAIT_T、SETUP、READY、OPEN_T操作指令得到；AOOA90由使能模块提供；CLK由分频模块输出的CLK_DIV1（10HZ）来提供；2）输出信号C11、C22、C33、C44由WAIT_T、SETUP、READY、OPEN_T经过消抖后产生；A01A91有AOOA90经过消抖后产生。2、模块描述在数字密码器中，由按键方式产生的数字密码A0A9、READY、OPEN_T、WAIT_T、SETUP的产生时刻和持续长短是随机不定的，同时存在因开关簧片反弹而引起的电平抖动现象，因此必须添加消抖同步模块，目的是保证系统能捕捉到输入脉冲，同时保证每按一键只形成一个宽度为系统时钟周期的脉冲。3、VHDL设计在数字电路中，消抖同步电路的设计方案11较多，本设计采用的是一种应用较为广泛的消抖同步电路。如图27所示。因为采用与非门构成的触发器使用底电平触发，因此按键输入的数字或者操作指令要设计成低电平有效。5DQCPQDQCPQ输出输入CLK图27根据图27可以看出消抖同步电路含有两个与非门、一个与门和两个D触发器。所以首先必须进行D触发器的VHDL设计，然后构成消抖同步电路的VHDL设计，最后通过元件例化调用完成消抖同步模块的VHDL设计。其中，D触发器的VHDL程序为DFF_1VHD，消抖同步电路的VHDL程序为KEY_SYNCVHD，消抖同步模块的VHDL程序为KEYSYNC_MODELVHD。423使能电路模块设计黑体小四，15倍行距，段前05行1、使能电路模块的输入、输出信号定义图28使能电路模块图使能电路模块的模块图如图28所示，模块的输入、输出信号定义如下1）输入信号A0A9由按键09提供；EN由控制器模块提供。2）输出信号A00A90当其为低电平0时，表示对应的A0A9有信号输入。该输出用于提供给消抖同步模块。2、模块描述在数字密码器中，数字密码A0A9的按键输入信号是通过控制器模块给出的使能信号EN来进行控制的当使能信号有效（高电平）时，输入的信号A0A9有效；否则输出为高电平。63、VHDL设计使能电路模块的VHDL程序为ENABLE_MODELVHD。424密码预置模块设计黑体小四，15倍行距，段前05行1、输入输出定义信号定义图29密码预置输出模块图密码预置输出模块的模块图如图29所示，模块的输入、输出信号定义如下1）输入信号S0、S1、S2由计数器选择模块提供。2）输出信号E1、E2、E3、E4密码预置信号。2、模块描述该模块用来预置密码器的密码，用于与输入的数字密码进行比较操作。密码器的密码可以设置成任意位，这里设为6位，为“654321”。它的输入有三个，分别为S2、S1、S0，由计数器选择模块提供；输出有为4位的2进制密码。3、VHDL设计密码预置输出模块的VHDL程序为MUX4_MODELVHD。425编码模块设计黑体小四，15倍行距，段前05行1、输入输出信号定义图210密码预置输出模块图密码预置输出模块的模块图如图210所示，模块的输入、输出定义如下71）输入信号A01A91由消抖同步模块提供，对应于数字按键09；RESET由控制器模块提供；DUS由控制器模块提供，用于检测是否有按键输入；2）输出信号B1B4由按键信号转换成4位BCD码，用来提供给比较模块；DATA_IN当其为高电平是，表示有密码输入，用来提供给控制器模块；DI按键音信号，用来提供给指示模块，以驱动扬声器。IN1IN6用于按顺序存储密码，其中IN1用于存储第一位密码，IN6用于存储第六位密码。该信号提供给数码管扫描信号，用于动态显示输入的密码。2、模块描述编码模块为子模块中的第二大模块，该模块用于将输入的按键信号转换成4位BCD码B1B4送入到比较器中，这一步将通过10线至4线编码器来完成。除此以外，该模块还将输入的按键信号通过移位寄存器按照按键的顺序存储到6个4位BCD码输出信号IN1IN6中，用于提供给数码管扫描模块的输入信号。同时还将输出DI信号提供给指示电路模块用于产生按键音。对于编码器的输出来说，B4是MSB，B1是LSB。3、VHDL设计编码模块的VHDL程序为ENCODER_MODELVHD。426比较模块设计黑体小四，15倍行距，段前05行1、输入输出信号定义图211比较模块图比较模块的模块图如图211所示，模块的输入、输出信号定义如下1）输入信号B1、B2、B3、B4由编码模块提供，用于与密码预置模块输出的预置密码信号进行比较；E1、E2、E3、E4密码预置信号，由密码预置模块提供。2）输出信号DEP该信号用于反馈给控制器模块，用于说明比较的结果。2、模块描述在数字密码器中，比较模块的主要功能是对编码模块的输出B1B4这4位数据和密码预置输出模块的输出E1E4这4位数据进行比较，然后将比较的结果送入控制器模块的DEP端口上。比较器的具体工作原理是当比较结果相等是，DEP的输出为1；当比较结果不相等时，DEP的输出为0。83、VHDL设计比较模块的VHDL程序为COMPARATOR_MODELVHD。427计数器选择模块设计黑体小四，15倍行距，段前05行1、输入输出信号定义计数器选择模块的模块图如图212所示，模块的输入、输出信号定义如下1）输入信号RESET计数器的复位信号。CNP计数器的输入脉冲信号，上升沿有效。2）输出信号S0、S1、S2提供给密码预置输出模块的地址选择信号。FULL提供给密码预置输出模块，用于表示6位密码是否输入完毕。图212计数器选择模块图2、模块描述在密码器中，计数器选择模块的功能是用来给出密码预置输出模块的地址选择信号S0、S1和S2，它的控制信号RESET和时钟信号CNP是由控制器模块来提供的；另外还有一个输出信号FULL，它表示6个密码已经输入完毕，控制器可以进入到启动状态。3、VHDL设计计数器选择模块的VHDL程序为COUNTER_MODELVHD。428数码管显示译码模块设计黑体小四，15倍行距，段前05行1、输入输出信号定义图213数码管显示译码模块图数码管显示译码模块的模块图如图213所示，模块的输入、输出信号定义如下1）输入信号9DATA4位的BCD码输入信号，由数码管扫描模块提供。2）输出信号A、B、C、D、E、F、G分别对应7段LED的7个输入端口。2、模块描述在密码器中，显示设备由8个7段LED组成。前6个LED将显示输入的6个密码，后2个LED在用来在误码状态下显示还可以输入的密码次数。由于采用动态扫描显示，只须输出一个LED所须的驱动信号即可。这里采用共阴极LED，所以输出AG高电平有效。3、VHDL设计数码管显示译码模块的VHDL程序为DECODER_MODELVHD。429指示电路模块设计黑体小四，15倍行距，段前05行1、输入输出信号定义数码管扫描模块的模块图如图214所示，模块的输入、输出信号定义如下1）输入信号CLKSCAN数码管扫描频率，来源于系统时钟输入CLK。RESET数码管复位信号，由控制器模块提供。IN1IN6数字密码显示输入信号，由编码模块提供。IN7、IN8剩余密码输入次数显示输入信号，由密码错误次数计数模块提供。2）输出信号DATA用于提供给数码管显示译码模块的数据输入。SEL3位的2进制数码管选择信号，当其为111010时，选择前6位数码管，用于显示输入的密码数字；当其为001000时，选择后2位数码管，用于显示剩余密码输入次数。图214数码管扫描模块图2、模块描述在密码器中，输入的数字密码需显示在LED上，由于输入由6位，所以至少应采用6个LED进行显示。若采用传统静态显示的方法，不仅需要消耗更大的芯片资源和管脚资源，而且还会在电路中会产生一个比较大的电流,很容易造成电路烧坏。通过动态扫描电路可以解决这一问题,通过产生一个扫描信号SEL000SEL111来控制8个七段显示器,依次点亮8个七段显示器,也就是每次只点亮一个七段显示器。只要扫描信号SEL000SEL111的频率超过人的眼睛视觉暂留频率24HZ以上,就可以达到尽管每次点亮单个七段显示器,却能具有8个同时显示的视觉效果,而且显示也不致闪烁抖动。这里数码管扫描频率采用密码器时钟输入CLK，为10300HZ。3、VHDL设计数码管扫描模块的VHDL程序为KEYSCAN_MODELVHD。4210数码管扫描模块设计黑体小四，15倍行距，段前05行1、输入输出信号定义图215指示电路模块图指示电路模块的模块图如图215所示，模块的输入、输出信号定义如下1）输入信号WAIT_L、S_LG、S_LR由控制器模块提供的红绿灯驱动信号。DI由编码模块提供的按键音信号；BJY由密码错误次数计数模块的警告音信号。CLK_DIV1用于报警状态下的扬声器驱动信号。2输出信号LED_G绿灯驱动信号，高电平有效。LED_R红灯驱动信号，高电平有效。ALERT扬声器驱动信号，高电平有效。2、模块描述在密码器中，指示电路模块的功能是用来产生红灯指示LED_R、绿灯指示LED_G和蜂鸣装置ALERT。根据图22的模块划分图可以看出，绿灯指示LED_G是由控制器模块提供的置位信号S_LG和按下WAIT_T键时提供的WAIT_L信号通过RS触发器来共同控制的；红灯是由控制器模块提供的置位信号S_LR、信号WAIT_L和BJY来来共同控制的；蜂鸣装置ALERT是由由控制器模块提供的置位信号S_LR、信号WAIT_L、单频信号CLK_DIV1、DI和BJY来共同控制的。3、VHDL设计指示电路模块的主要元件是RS触发器，控制器提供的置位和复位信号都应该是低电平有效。所以首先应该进行RS触发器的VHDL设计，然后才能构成指示电路模块的VHDL设计。其中RS触发器的VHDL程序为RS_DFFVHD,指示电路模块的VHDL程序为INDICATOR_MODELVHD。4211误码模块设计黑体小四，15倍行距，段前05行1、输入输出信号定义11图216误码模块图误码模块的模块图如图216所示，模块的输入、输出信号定义如下1）输入信号ANC由控制器模块来提供，表示密码输入错误。DS由控制器模块来提供，作为延时和报警的脉冲信号。CLK计数脉冲输入，当其计为4时，延时结束，这是如果密码次数还不到3次，则可以再次输入密码。RET复位信号，有控制器提供。2）输出信号IN7、IN8用于显示还可以输入的密码次数。NOTC当密码错误次数达到3次时有效，为1，它将反馈给控制器模块。DSW表示延时结束，这是密码器可以由警告状态进入到密码输入状态。BJY警告状态下的红灯和蜂鸣器驱动信号。2、模块描述该模块用于对密码输入错误次数进行计数，当密码输入错误次数不达3次时，密码器将进入到警告状态，这时红灯和蜂鸣器会有相应的指示，大约持续4秒后，可以继续输入密码。当密码器的密码错误次数达到3次时，密码器将进入到死锁状态。3、VHDL设计根据前面对该模块的描述，可以给出其VHDL程序，为WRONG3_MODELVHD。4212控制器模块设计黑体小四，15倍行距，段前05行1、输入输出信号定义控制器模块的模块图如图217所示，模块的输入、输出信号定义如下图217控制器模块图1）输入信号C11、C22、C33、C44由消抖模块提供，分别对应键WAIT_T、SETUP、READY、OPEN_T。12DATA_IN由编码模块提供，表示有密码输入。DEP由比较模块提供，当它为1时，表示输入的数字与预置密码相等。DSW由密码错误次数计数器提供，当它为1时，表示定时（4S）完，可以进入到下一个状态。FULL由计数选择模块提供，当它为1时，表示已经输入了6位的正确密码，可以进入到启动状态。NOTC由密码错误次数计数模块提供，当它为1时，表示密码错误次数已经达到3次。这时将进入到报警状态。CLK输入时钟，有分频模块提供，与消抖模块的输入时钟同步。2）输出信号EN输入到使能模块的使能信号。DUS输入到编码模块的读数脉冲信号。ANC输入到密码错误次数计数模块的密码错误次数计数脉冲。CNP输入到计数器选择模块的输入密码位数计数脉冲。RESET输入到编码模块、计数器选择模块和数码管扫描模块的复位信号。DS输入到密码错误次数计数模块的定时信号。RET输入到密码错误次数计数模块的密码错误次数复位信号。WAIT_L、S_LG、S_LR输入到指示电路模块的红绿灯和蜂鸣器驱动信号。2、模块描述控制器模块为数字密码器的核心部分，它在密码器系统中占有重要的地位，要编好这一部分的程序，必须先对该模块的工作原理有清晰的认识。控制器模块的工作原理如下所示1）建立等待状态建立等待状态是指密码器处于上电、启动或者报警后的状态，这是密码器并没有进入到正常的等待状态，因此密码器不会接受除WAIT_T信号外的任何输入信号。当操作人员按下WAIT_T键后，密码器将会进入到等待状态，这时用来指示密码器工作情况的指示灯和蜂鸣器都处于不工作状态，同时它还将密码错误次数计数器复位为0。2）准备就绪状态准备就绪状态是指密码器在被按下WAIT_T键后处于的一种状态。这时如果操作人员按下READY键，密码器将会进入到第3种状态，等待密码数字的输入。在这种情况下，RESET将被置1，DS信号将被置0。3）密码输入状态密码输入状态是控制器模块的第3个状态，这是密码器将进入到密码输入的操作状态。当处于这种状态时，控制器模块的EN输出信号将变为有效，它意味着此时允许数字密码A0A9的按键输入。在这种情况下，密码器每收到一个按键信号后，控制器模块应该判断出该按键输入是数字密码还是OPEN_T信号。如果判断出按键输入OPEN_T信号，那么这是就不符合启动程序，这是密码器将转移到报警状态，同时还向密码错误次数计数模块发出ANC时钟，作为密码错误次数计数输入脉冲。是如果判断出是数字按键输入，则提供DUS时钟给编码模块作为密码输入位数计数脉冲信号，同时如果判断出该按键输入为正确密码，则向计数器选择模块发出CNP时钟信号，目的是选出对应的预置密码与输入的密码进行比较。对于比较模块来说，如果DEP的输出为0，那么控制器模块应该转移到密码错误状态；如果DEP的输出为0，那么这时检查计数器选择模块的输出FULL是否有效。如果FULL有效，那么表示已经接收了6个正确的数字密码，控制器模块将转移到启动状态，否则将返回本状态继续接收密码。134）启动状态启动状态是控制器模块的第4个状态，这时控制器将判断按键输入的具体信号如果判断出按键输入是OPEN_T信号，那么将发出S_LG信号；如果判断出是数字按键输入，那么仍向编码模块发出DUS时钟。5）误码状态当控制器处于这个状态时，如果按下READY键，那么控制器将发出复位信号RESET，并使控制器返回到密码输入状态如果按下OPEN_T键，那么控制器将向误码模块发出ANC时钟，同时转移到报警状态；如果判断出是数字按键输入，那么向编码模块发出DUS时钟。6）报警状态当控制器处于这个状态时，这时控制器将判断NOTC信号是否有效，如果该信号有效，则表示密码输入错误次数已经达到3次，这时密码器将进入到死锁状态，同时控制器将转移到报警返回状态；如果NOTC信号无效，则向密码错误计数模块发出定时信号，这时指示设备将发出警告信号，这时任何按键输入都将不被响应；如果定时结束（4S）则，密码器将再次进入到准备就绪状态，这时允许再次输入密码。7）报警返回状态报警返回状态是控制器模块的最后一个状态，这是密码器将判断输入的具体信号如果按下SETUP信号，那么控制器模块将返回到密码建立等待状态；如果按下其他键，那么状态将不会发生变化。根据上面对控制器模块的工作原理的描述，可以画出该模块的状态图，如图218所示。其中QA、QB、QC、QD、QE、QF、QG分别对应控制器的建立等待状态、准备就绪状态、密码输入状态、启动状态、误码状态、报警状态、报警返回状态这7个状态。QAQBQCQDQEQGQF图218控制器模块的状态图WAIT_TREADYWAIT_TOPEN_TREADYREADYFULLOPEN_TDEPOPEN_TNOTCDSWSETUPREADYSETUP3、VHDL设计通过前面对控制器模块的详细介绍，可以给出控制器模块的VHDL描述，其VHDL程序为CONTROL_MODELVHD。4213具体电路及仿真结果黑体小四，15倍行距，段前05行下面给出主要模块的仿真波形图。顶层模块仿真141、密码输入错误图31密码输入错误状态的仿真波形图密码输入错误状态的波形仿真图如图31所示，从图中可以看出输入的密码为854321，而正确密码为654321，所以在按下OPEN_T键后，控制器进入了报警状态（QF），符合控制器工作流程。2、密码输入正确密码输入正确下的仿真波形图如图32所示。从图中可以看出，当密码输入654321后，控制器进入到了启动状态（QD）。在按下OPEN_T键后，控制器又返回了建立等待状态，同时发出LED_G绿灯驱动信号。这完全符合控制器工作流程，满足设计要求。图32密码输入正确下的仿真波形图15编码模块仿真编码模块的仿真波形图如图33所示，从图中可以看出当检测到有数字按键输入是，DATA_IN将输出一个时钟周期的高电平，同时该按键信号所代表的数值将通过B4B1和IN1IN6存储起来。图33编码模块的仿真波形图至此完成了系统软件上的仿真。由于仿真激励文件的不完善，所以时序仿真的通过并不代表加载到FPGA片上的成功，只是通过了FPGA的硬件调试，才是系统设计的真正成功。由于输入延时及仿真频率的选择问题，输出带有一定的延时，所以应该考虑到输出的延时问题，才能正确的对输入进行设置，从而得到意想的结果。421FPGA验证黑体小四，15倍行距，段前05行FPGA验证就是将编译、综合生成的下载文件下载到指定的芯片上，本设计采用的是EDAV型实验开发系统。本实验器由主板和下载板组成。下载板由ALTERA公司生产的FPGAEPF10K10LC844芯片及单片机系统组成，还包括EEPROM等。可以完成FPGA设计资料的下载，存储，显示等功能，可以和主板配合完成CPLD的各种开发及实验。本设计通过在QUARTUSII软件上进行编译、综合，最后下载到FPGAEPF10K10LC844芯片并在实验开发系统上进行验证，实际测试表明系统的各项功能要求均得到满足并且系统工作良好。43数字密码器实验总结黑体四号，15倍行距，段前05行本文设计的密码锁克服了基于单片机的密码锁的可靠性较差的缺点,利用了FPGA的ISP功能可高效的进行功能扩展和产品升级。本设计还突破了一般密码锁只能设置四位密码的限制,可方便的设置任意位密码,具有使用灵活、性能可靠、安全保密性强等优点,将有十分良好的应用前景。16同时本文还通过数字密码器的设计展现出了现代电子设计方法EDA技术的灵活性,层次化设计方式的优点。VHDL语言具有很强的电路描述和建模能力13,能从多个层次对数字系统进行建模和描述,从而大大简化了硬件设计任务,提高了设计效率和可靠性。用VHDL语言实现电路设计者可以专心致力于其功能的实现,而不需要对不影响功能的与工艺相关的因素花费过多的时间和精力。它必将是现代电子的重要设计手段和发展方向。附录数字密码器程序清单1、顶层模块CIPHER_TOPVHDLIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_ARITHALLUSEIEEESTD_LOGIC_UNSIGNEDALLUSEWORKCIPHER_EXAMPLEALLENTITYCIPHER_TOPISPORTA0,A1,A2,A3,A4,A5,A6,A7,A8,A9INSTD_LOGICWAIT_TINSTD_LOGICREADYINSTD_LOGICSETUPINSTD_LOGICOPEN_TINSTD_LOGICCLKINSTD_LOGICLED_G,LED_R,ALERTOUTSTD_LOGICA,B,C,D,E,F,GOUTSTD_LOGICSELOUTSTD_LOGIC_VECTOR2DOWNTO0ENDCIPHER_TOPARCHITECTURECIPHER_TOP_ARCHOFCIPHER_TOPISCOMPONENTKEYSYNC_MODEL消抖模块PORTC1,C2,C3,C4INSTD_LOGICA00,A10,A20,A30,A40,A50,A60,A70,A80,A90INSTD_LOGICCLKINSTD_LOGICC11,C22,C33,C44OUTSTD_LOGICA01,A11,A21,A31,A41,A51,A61,A71,A81,A91OUTSTD_LOGICENDCOMPONENTCOMPONENTENABLE_MODEL使能电路模块PORTA0,A1,A2,A3,A4,A5,A6,A7,A8,A9INSTD_LOGICENINSTD_LOGIC17A00,A10,A20,A30,A40,A50,A60,A70,A80,A90OUTSTD_LOGICENDCOMPONENTCOMPONENTMUX4_MODEL密码预置模块PORTS0,S1,S2INSTD_LOGICE1,E2,E3,E4OUTSTD_LOGICENDCOMPONENTCOMPONENTENCODER_MODEL编码模块PORTA01,A11,A21,A31,A41,A51,A61,A71,A81,A91INSTD_LOGICRESET,DUSINSTD_LOGICB1,B2,B3,B4OUTSTD_LOGICDATA_IN,DIOUTSTD_LOGICIN1,IN2,IN3,IN4,IN5,IN6OUTSTD_LOGIC_VECTOR3DOWNTO0ENDCOMPONENTCOMPONENTCOMPARATOR_MODEL比较模块PORTB1,B2,B3,B4INSTD_LOGICE1,E2,E3,E4INSTD_LOGICDEPOUTSTD_LOGICENDCOMPONENTCOMPONENTCOUNTER_MODEL计数模块PORTRESETINSTD_LOGICCNPINSTD_LOGICS0,S1,S2OUTSTD_LOGICFULLOUTSTD_LOGICENDCOMPONENTCOMPONENTDECODER_MODEL数码显示模块PORTDATAINSTD_LOGIC_VECTOR3DOWNTO0A,B,C,D,E,F,GOUTSTD_LOGICENDCOMPONENTCOMPONENTINDICATOR_MODEL指示模块PORTWAIT_LINSTD_LOGICS_LGINSTD_LOGICS_LRINSTD_LOGICDI,BJYINSTD_LOGICCLK_DIV1INSTD_LOGICLED_G,LED_R,ALERTOUTSTD_LOGICENDCOMPONENT18COMPONENTCONTROL_MODEL控制模块PORTC11,C22,C33,C44INSTD_LOGICDATA_ININSTD_LOGICDEP,DSWINSTD_LOGICFULL,NOTCINSTD_LOGICCLKINSTD_LOGICEN,DUS,ANCOUTSTD_LOGICCNP,RESETOUTSTD_LOGICDS,RETOUTSTD_LOGICS_LR,S_LG,WAIT_LOUTSTD_LOGICENDCOMPONENTCOMPONENTCLKDIV_MODEL分频模块PORTCLKINSTD_LOGICCLK_DIV1OUTSTD_LOGICCLK_DIV2OUTSTD_LOGICENDCOMPONENTCOMPONENTKEYSCAN_MODELPORTCLKSCAN,RESETINSTD_LOGICIN1,IN2,IN3,IN4,IN5,IN6,IN7,IN8INSTD_LOGIC_VECTOR3DOWNTO0DATAOUTSTD_LOGIC_VECTOR3DOWNTO0SELOUTSTD_LOGIC_VECTOR2DOWNTO0ENDCOMPONENTCOMPONENTWRONG3_MODELPORTANC,DSINSTD_LOGICCLK,RETINSTD_LOGICIN7,IN8OUTSTD_LOGIC_VECTOR3DOWNTO0NOTC,DSWOUTSTD_LOGICBJYOUTSTD_LOGICENDCOMPONENTSIGNALE1,E2,E3,E4STD_LOGICSIGNALB1,B2,B3,B4STD_LOGICSIGNALDUS,DI,BJYSTD_LOGICSIGNALANC,DS,RETSTD_LOGICSIGNALNOTC,DSWSTD_LOGICSIGNALC11,C22,C33,C44STD_LOGIC19SIGNALA00,A10,A20,A30,A40,A50,A60,A70,A80,A90STD_LOGICSIGNALA01,A11,A21,A31,A41,A51,A61,A71,A81,A91STD_LOGICSIGNALEN,DATA_INSTD_LOGICSIGNALWAIT_L,S_LG,S_LRSTD_LOGICSIGNALRESET,CNPSTD_LOGICSIGNALFULL,DEPSTD_LOGICSIGNALS0,S1,S2STD_LOGICSIGNALCLK_DIV1,CLK_DIV2STD_LOGICSIGNALDATASTD_LOGIC_VECTOR3DOWNTO0SIGNALIN1,IN2,IN3,IN4,IN5,IN6,IN7,IN8STD_LOGIC_VECTOR3DOWNTO0BEGINU1KEYSYNC_MODELPORTMAPWAIT_T,SETUP,READY,OPEN_T,A00,A10,A20,A30,A40,A50,A60,A70,A80,A90,CLK_DIV1,C11,C22,C33,C44,A01,A11,A21,A31,A41,A51,A61,A71,A81,A91U2ENABLE_MODELPORTMAPA0,A1,A2,A3,A4,A5,A6,A7,A8,A9,EN,A00,A10,A20,A30,A40,A50,A60,A70,A80,A90U3MUX4_MODELPORTMAPS0,S1,S2,E1,E2,E3,E4U4ENCODER_MODELPORTMAPA01,A11,A21,A31,A41,A51,A61,A71,A81,A91,RESET,DUS,B1,B2,B3,B4,DATA_IN,DI,IN1,IN2,IN3,IN4,IN5,IN6U5COMPARATOR_MODELPORTMAPB1,B2,B3,B4,E1,E2,E3,E4,DEPU6COUNTER_MODELPORTMAPRESET,CNP,S0,S1,S2,FULLU7DECODER_MODELPORTMAPDATA,A,B,C,D,E,F,GU8INDICATOR_MODELPORTMAPWAIT_L,S_LG,S_LR,DI,BJY,CLK,LED_G,LED_R,ALERTU9CONTROL_MODELPORTMAPC11,C22,C33,C44,DATA_IN,DEP,DSW,FULL,NOTC,CLK_DIV1,EN,DUS,ANC,CNP,RES20ET,DS,RET,S_LR,S_LG,WAIT_LU10CLKDIV_MODELPORTMAPCLK,CLK_DIV1,CLK_DIV2U11KEYSCAN_MODELPORTMAPCLK,RESET,IN1,IN2,IN3,IN4,IN5,IN6,IN7,IN8,DATA,SELU12WRONG3_MODELPORTMAPANC,DS,CLK_DIV2,RET,IN7,IN8,NOTC,DSW,BJYENDCIPHER_TOP_ARCH2、30分频单元电路CLK_DIV30VHDLIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYCLK_DIV30ISPORTCLKINSTD_LOGICCLK_DIVOUTSTD_LOGICENDCLK_DIV30ARCHITECTUREBEHAVEOFCLK_DIV30ISBEGINPROCESSCLKVARIABLECOUNTSTD_LOGIC_VECTOR3DOWNTO0VARIABLECLK_TMPSTD_LOGICBEGINIFCLKEVENTANDCLK1THENIFCOUNT“1110“THENCOUNTOTHERS0CLK_TMPNOTCLK_TMPELSECOUNTCOUNT1ENDIFENDIFCLK_DIV0CLK_TMPNOTCLK_TMPELSECOUNTCOUNT1ENDIFENDIFCLK_DIVDATADATADATADATADATADATADATADATADATA5THENDUWDATA_TMPDATA_TMPDATA_TMPDATA_TMPDATA_TMPDATA_TMPDATA_TMPDATA_TMPDATA_TMPDATA_TMPDATA_TMPDATA_TMPDATADATADATADATADATADATADATADATADATAENWAIT_LRESETENENIFNOTC1THENS_LREN0IFC220THENCURRENT_STATEQGELSECURRENT_STATEQAS_LR1WAIT_L0ENDIFENDCASEENDPROCESS报警返回状态是控制器模块的最后一个状态，这是密码器将判断输入的具体信号如果按下SETUP信号，那么控制器模块将返回到密码建立等待状态；如果按下其他键，那么状态将不会发生变化。ENDCONTROL_MODEL_ARCH14大学本科生毕业设计（论文）撰写规范本科生毕业设计（论文）是学生在毕业前提交的一份具有一定研究价值和实用价值的学术资料。它既是本科学生开始从事工程设计、科学实验和科学研究的初步尝试，也是学生在教师的指导下，对所进行研究的适当表述，还是学生毕业及学位资格认定的重要依据。毕业论文撰写是本科生培养过程中的基本训练环节之一，应符合国家及各专业部门制定的有关标准，符合汉语语法规范。指导教师应加强指导，严格把关。1、论文结构及要求论文包括题目、中文摘要、外文摘要、目录、正文、参考文献、致谢和附录等几部分。11题目论文题目应恰当、准确地反映论文的主要研究内容。不应超过25字，原则上不得使用标点符号，不设副标题。12摘要与关键词121摘要本科生毕业设计（论文）的摘要均要求用中、英两种文字给出，中文在前。摘要应扼要叙述论文的研究目的、研究方法、研究内容和主要结果或结论，文字要精炼，具有一定的独立性和完整性，摘要一般应在300字左右。摘要中不宜使用公式、图表，不标注引用文献编号，避免将摘要写成目录式的内容介绍。122关键词关键词是供检索用的主题词条，应采用能覆盖论文主要内容的通用技术词条（参照相应的技术术语标准），一般列35个，按词条的外延层次从大到小排列，应在摘要中出现。1513目录目录应独立成页，包括论文中全部章、节的标题及页码。14论文正文论文正文包括绪论、论文主体及结论等部分。141绪论绪论一般作为论文的首篇。绪论应说明选题的背景、目的和意义，国内外文献综述以及论文所要研究的主要内容。文管类论文的绪论是毕业论文的开头部分，一般包括说明论文写作的目的与意义，对所研究问题的认识以及提出问题。绪论只是文章的开头，不必写章号。毕业设计（论文）绪论部分字数不多于全部论文字数的1/4。142论文主体论文主体是论文的主要部分，要求结构合理，层次清楚，重点突出，文字简练、通顺。论文主体的内容要求参照大学本科生毕业设计（论文）的规定第五章。论文主体各章后应有一节“本章小结”。143结论结论作为单独一章排列，但不加章号。结论是对整个论文主要成果的归纳，要突出设计（论文）的创新点，以简练的文字对论文的主要工作进行评价，一般为4001000字。15参考文献参考文献是论文不可缺少的组成部分，它反映了论文的取材来源和广博程度。论文中要注重引用近期发表的与论文工作直接有关的学术期刊类文献。对理工类论文，参考文献数量一般应在15篇以上，其中学术期刊类文献不少于8篇，外文文献不少于3篇；对文科类、管理类论文，参考文献数量一般为1020篇，其中学术期刊类文献不少于8篇，外文文献不少于3篇。在论文正文中必须有参考文献的编号，参考文献的序号应按在正文中出现的顺序排列。产品说明书、各类标准、各种报纸上刊登的文章及未公开发表的研究报告（著名的内部报告如PB、AD报告及著名大公司的企业技术报告等除外）不宜做为参考文献引用。但对于工程设计类论文，各种标准、规范和手册可作为参考文献。16引用网上参考文献时，应注明该文献的准确网页地址，网上参考文献不包含在上述规定的文献数量之内。16致谢对导师和给予指导或协助完成论文工作的组织和个人表示感谢。内容应简洁明了、实事求是，避免俗套。17附录如开题报告、文献综述、外文译文及外文文献复印件、公式的推导、程序流程图、图纸、数据表格等有些不宜放在正文中，但有参考价值的内容可编入论文的附录中。17济南大学毕业设计论文12、论文书写规定21论文正文字数理工类论文正文字数不少于20000字。文管类论文正文字数1200020000字。其中汉语言文学专业不少于7000字。外语类论文正文字数800010000个外文单词。艺术类论文正文字数30005000字。22论文书写本科生毕业论文用B5纸计算机排版、编辑与双面打印输出。论文版面设置为毕业论文B5纸、纵向、为横排、不分栏，上下页边距分别为25CM和2CM，左右页边距分别为24CM和2CM，对称页边距、左侧装订并装订线为0CM、奇偶页不同、无网格。论文正文满页为29行，每行33个字，字号为小四号宋体，每页版面字数为957个，行间距为固定值20磅。页眉。页眉应居中置于页面上部。单数页眉的文字为“章及标题”；双数页眉的文字为“大学本科生毕业设计（论文）”。页眉的文字用五号宋体，页眉文字下面为2条横线（两条横线的长度与版芯尺寸相同，线粗05磅）。页眉、页脚边距分别为18CM和17CM。页码。页码用小五号字，居中标于页面底部。摘要、目录等文前部分的页码用罗马数字单独编排，正文以后的页码用阿拉伯数字编排。23摘要中文摘要一般为300字左右，外文摘要应与中文摘要内容相同，在语法、用词和书写上应正确无误，摘要页勿需写出论文题目。中、外文摘要应各占一页，编排装订时放置正文前，并且中文在前，外文在后。24目录目录应包括论文中全部章节的标题及页码，含中、外文摘要；正文章、节题目；参考文献；致谢；附录。正文章、节题目（理工类要求编写到第3级标题，即。文科、管理类可视论文需要进行，编写到23级标题。）25论文正文251章节及各章标题论文正文分章、节撰写，每章应另起一页。济南大学毕业设计论文2各章标题要突出重点、简明扼要。字数一般在15字以内，不得使用标点符号。标题中尽量不用英文缩写词，对必须采用者，应使用本行业的通用缩写词。252层次层次以少为宜，根据实际需要选择。层次代号格式见表1和表2。表1理工类论文层次代号及说明层次名称示例说明章第1章章序及章名居中排，章序用阿拉伯数字节11条111题序顶格书写，与标题间空1字，下面阐述内容另起一段款1111题序顶格书写，与标题间空1字，下面阐述内容在标题后空1字接排项1题序空2字书写，以下内容接排，有标题者，阐述内容在标题后空1字版心左边线版心右边线表2文管类论文层次代号及说明章节条款项一、（一）1（1）居中书写空2字书写空2字书写空2字书写空2字书写版心左边线版心右边线各层次题序及标题不得置于页面的最后一行（孤行）。26参考文献正文中引用文献标示应置于所引内容最末句的右上角，用小五号字体。所引文献编号用阿拉伯数字置于方括号“”中，如“二次铣削1”。当提及的参考文献为文中直接说明时，其序号应该与正文排齐，如“由文献8，1014可知”。经济、管理类论文引用文献，若引用的是原话，要加引号，一般写在段中；若引的不是原文只是原意，文前只需用冒号或逗号，而不用引号。在参考文献之外，若有注释的话，建议采济南大学毕业设计论文3用夹注，即紧接文句，用圆括号标明。不得将引用文献标示置于各级标题处。参考文献书写格式应符合GB77141987文后参考文献著录规则。常用参考文献编写项目和顺序应按文中引用先后次序规定如下著作图书文献序号作者书名（版次）出版地出版者，出版年引用部分起止页第一版应省略翻译图书文献序号作者书名（版次）译者出版地出版者，出版年引用部分起止页第一版应省略学术刊物文献序号作者文章名学术刊物名年，卷（期）引用部分起止页学术会议文献序号作者文章名编者名会议名称，会议地址，年份出版地，出版者，出版年引用部分起止页学位论文类参考文献序号研究生名学位论文题目出版地学校（或研究单位）及学位论文级别答辩年份引用部分起止页西文文献中第一个词和每个实词的第一个字母大写，余者小写；俄文文献名第一个词和专有名词的第一个字母大写，余者小写；日文文献中的汉字须用日文汉字，不得用中文汉字、简化汉字代替。文献中的外文字母一律用正体。作者为多人时，一般只列出前3名作者，不同作者姓名间用逗号相隔。外文姓名按国际惯例，将作者名的缩写置前，作者姓置后。学术会议若出版论文集者，可在会议名称后加上“论文集”字样。未出版论文集者省去“出版者”、“出版年”两项。会议地址与出版地相同者省略“出版地”。会议年份与出版年相同者省略“出版年”。学术刊物文献无卷号的可略去此项，直接写