《数字芯片设计实训》实验指导书

数字芯片设计实训实验指导书编写人许一男审核人金永镐延边大学工学院电子信息通信学科目录一、基础实验部分实验一QUARTUS软件安装与测试11实验二全加器的VERILOGHDL程序设计与FPGA应用11实验三串行进位加法器的VERILOGHDL程序设计与FPGA应用11实验四选择器的VERILOGHDL程序设计与FPGA应用11实验五译码器的VERILOGHDL程序设计与FPGA应用11实验六编码器的VERILOGHDL程序设计与FPGA应用11实验七比较器的VERILOGHDL程序设计与FPGA应用11二、选做实验部分实验八移位器的VERILOGHDL程序设计与FPGA应用11实验九存储器的VERILOGHDL程序设计与FPGA应用11实验十串行/并行转换器的VERILOGHDL程序设计与FPGA应用11实验十一触发器的VERILOGHDL程序设计与FPGA应用11实验十二计数器的VERILOGHDL程序设计与FPGA应用11三、创新实验部分实验十三时序电路系统设计与FPGA应用11实验十四MODELSIM软件安装与测试11实验十五FPGA设计与逻辑分析仪的应用111实验一QUARTUS软件安装与测试一、实验目的1熟悉QUARTUS软件的安装。2熟悉ADS软件的安装。二、实验仪器及材料1电脑2QUARTUS软件3ADS软件三、预习要求1预习半加器的工作原理。2预习半加器的VERILOGHDL程序设计。四、实验内容首先总体上介绍数字芯片设计的软件环境，然后按照以下顺序来进行安装软件QUARTUS软件安装、设置LICENSE、安装ADS软件。软件安装结束之后设计半加器的VERILOGHDL程序，并进行功能仿真和时序仿真。内容1QUARTUS软件安装（1）在D盘里创建“QUARTUS40”的文件夹，并在此文件夹里安装QUARTUS软件的相关程序；（2）执行“INSTALL”，并进行安装QUARTUS软件。内容2设置LICENSE（1）复制老师提供的“SYS_CPTDLL”文件，并覆盖在“DQUARTUS40/BIN”文件夹里的SYS_CPTDLL文件；（2）复制老师提供的“LICENSEDAT”文件，并粘贴在“DQUARTUS40”文件夹里面；（3）运行CMDIPCONFIG/ALL，复制PHYSICALADDRESS（如；000AA7B50010）；记事本来打开“DQUARTUS40LICENSEDAT”文件；所有的HOSTID数据替换成PHYSICALADDRESS数据，并保存；内容3安装ADS软件。内容4设计半加器的VERILOGHDL程序；（1）在E盘里创建HA的文件夹，并在此文件夹里保存半加器的相关程序；2（2）半加器的程序设计；MODULEHAX,Y,S,CINPUTX,YOUTPUTS,CXORS,X,YANDC,X,YENDMODULE（3）半加器的逻辑电路结构；（4）进行功能仿真和时序仿真，并验证。五、实验报告1设计出半加器的真值表。2利用QUARTUS调试出真值表相应的输入/输出波形图，并进行分析。六、思考题1理论上的波形图和QUARTUS软件来仿真出来的波形图之间存在什么关系为什么XYSC3实验二全加器的VERILOGHDL程序设计与FPGA应用一、实验目的1利用半加器来设计全加器。2熟悉模块化设计方法和调用程序方法。3熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1电脑2QUARTUS软件及ADS软件3FPGA开发板4逻辑分析仪三、预习要求1预习全加器的工作原理。2预习半加器、全加器的VERILOGHDL程序设计。四、实验内容首先总体上介绍系统级的模块化设计方法，然后设计半加器的VERILOGHDL程序，并通过功能仿真和时序仿真来验证。利用模块化设计方法来实现全加器的VERILOGHDL程序，并通过功能仿真和时序仿真来验证。可以利用全加器的数学表达式来直接实现全加器的VERILOGHDL程序。利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证。内容1基于半加器程序的全加器系统设计（1）设计半加器的VERILOGHDL程序，并通过功能仿真和时序仿真来验证；（2）利用模块化设计方法来实现全加器的VERILOGHDL程序，并通过功能仿真和时序仿真来验证；（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；（4）全加器的模块图（假设半加器的程序名为HAV）；（5）全加器的VERILOGHDL程序（全加器的程序名设定为FAV）；MODULEFAXI,YI,CI,SOUT,COUT4INPUTXI,YIOUTPUTSOUT,COUTWIRES,CHASTAGE0XI,YI,S,CHASTAGE1CI,S,SOUT,COUTENDMODULE内容2利用全加器的数学表达式来直接实现全加器（1）全加器的数学表达式1111111IIIIIIIIIIIIICYXCYXYCYXSIIIIIIIII11（2）全加器的VERILOGHDL程序（全加器的程序名设定为FAV）；MODULEFACIN,X,Y,S,COUTINPUTCIN,X,YOUTPUTS,COUTASSIGNSXYCINASSIGNCOUTXENDMODULE内容3通过QUARTUS软件的时序仿真和功能仿真来验证；内容4下载到FPGA开发板，并通过逻辑分析仪来验证。五、实验报告1设计出全加器的真值表。2利用QUARTUS调试出真值表相应的输入/输出波形图，并进行分析。六、思考题1在全加器设计过程中，调用半加器的设计方法和直接利用数学表达式方法来实现全加器之后输出结果有什么不一样为什么5实验三串行进位加法器的VERILOGHDL程序设计与FPGA应用一、实验目的1利用半加器、全加来设计串行进位加法器（4位数）。2熟悉模块化设计方法和调用程序方法。3熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1电脑2QUARTUS软件及ADS软件3FPGA开发板4逻辑分析仪三、预习要求1预习串行进位加法器的工作原理。2预习半加器、全加器的VERILOGHDL程序设计。四、实验内容内容1设计半加器VERILOGHDL程序，半加器的程序名设定为HAV，并通过功能仿真和时序仿真来验证MODULEHAX,Y,S,C内容2设计全加器VERILOGHDL程序，全加器的程序名设定为FAV，并通过功能仿真和时序仿真来验证；MODULEFAXI,YI,CI,SOUT,COUT内容3设计4位数串行进位加法器的模块图程序名设定为ADDER4V；内容4设计4位数串行进位加法器的VERILOGHDL程序；MODULEADDER4CIN,X,Y,S,COUTINPUTCIN6INPUT30X,YOUTPUT30SOUTPUTCOUTWIRE31CFASTAGE0CIN,X0,Y0,S0,C1FASTAGE1C1,X1,Y1,S1,C2FASTAGE2C2,X2,Y2,S2,C3FASTAGE3C3,X3,Y3,S3,COUTENDMODULE内容5下载到FPGA开发板，并通过逻辑分析仪来验证。内容6测试程序；TIMESCALE1NS/1NSMODULETB_ADDER4REGCINREG30X,YWIRE30SWIRECOUTADDER4M_ADDER4CINCIN,XX,YY,SS,COUTCOUTINITIALBEGINCIN1B0X3B0Y3B050CIN1B1X3B010Y3B10150CIN1B1X3B110Y3B010ENDENDMODULE五、实验报告1设计出串行进位加法器（4位数）的真值表。2利用QUARTUS调试出真值表相应的输入/输出波形图，并进行分析。六、思考题1整个系统的延迟时间是多少7实验四选择器的VERILOGHDL程序设计与FPGA应用一、实验目的1设计2选1选择器的VERILOGHDL程序。2利用2选1选择器模块来实现4选1、8选1选择器。3熟悉模块化设计方法和调用程序方法。4熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1电脑2QUARTUS软件及ADS软件3FPGA开发板4逻辑分析仪三、预习要求1预习选择器的工作原理。2预习多选1选择器的模块图设计方法与VERILOGHDL程序设计。四、实验内容内容12选1选择器的VERILOGHDL程序设计（程序名设定为MUX2TO1V）（1）2选1选择器的逻辑电路图；（2）设计2选1选择器的VERILOGHDL程序，并通过功能仿真和时序仿真来验证；MODULEMUX2TO1W0,W1,S,FINPUTW0,W1,SOUTPUTFASSIGNFSW1W0ENDMODULE（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；（4）2选1选择器的测试程序；TIMESCALE1NS/1NSMODULETB_MUX2TO18REG10WREGSWIREFPARAMETERDELAY10MUX2TO1M2TO1WW,SS,FFINITIALBEGINW2B10S1B0DELAYS1DELAY2S0DELAY4S1DELAY2S0DELAY3S1DELAY100FINISHENDENDMODULE；内容24选1选择器的VERILOGHDL程序设计（程序名设定为MUX4TO1V）（1）4选1选择器的逻辑电路图；（2）设计4选1选择器的VERILOGHDL程序，并通过功能仿真和时序仿真来验证；MODULEMUX4TO1W0,W1,W2,W3,S,FINPUTW0,W1,W2,W3INPUT10SOUTPUTFASSIGNFS1S0W3W2S0W1W0ENDMODULE（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；（4）4选1选择器的测试程序；TIMESCALE1NS/1NSMODULETB_MUX4TO19REGW0,W1,W2,W3REG10SWIREFPARAMETERDELAY50MUX4TO1M4TO1W0W0,W1W1,W2W2,W3W3,SS,FFINITIALBEGINW01B0W11B1W21B0W31B1S2B0DELAYS2B01DELAY2S2B11DELAY4S2B10DELAY20S2B00DELAY3S2B01DELAY300FINISHENDENDMODULE（5）直接设计4选1选择器的VERILOGHDL程序；MODULEMUX4TO1W0,W1,W2,W3,S,FINPUTW0,W1,W2,W3INPUT10SOUTPUTREGFALWAYSIFS2B00FW0ELSEIFS2B01FW1ELSEIFS2B10FW2ELSEFW3ENDMODULE内容38选1选择器的VERILOGHDL程序设计（程序名设定为MUX8TO1V）（1）8选1选择器的模块图；（2）设计8选1选择器的VERILOGHDL程序，并通过功能仿真和时序仿真10来验证；MODULEMUX8TO1W,S,FINPUT70WINPUT20SOUTPUTFWIRE10MMUX4TO1MUX1W30,S10,M0MUX4TO1MUX2W74,S10,M1MUX2TO1MUX3M10,S2,FENDMODULE（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；五、实验报告1设计出2选1选择器、4选1选择器、8选1选择器的真值表。2利用QUARTUS调试出真值表相应的输入/输出波形图，并进行分析。六、思考题116选1选择器的设计方法一共有多少11实验五译码器的VERILOGHDL程序设计与FPGA应用一、实验目的1设计2到4译码器的VERILOGHDL程序。2利用2到4译码器模块来实现4到16译码器。3熟悉模块化设计方法和调用程序方法。4熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1电脑2QUARTUS软件及ADS软件3FPGA开发板4逻辑分析仪三、预习要求1预习译码器的工作原理。2预习译码器的模块图设计方法与VERILOGHDL程序设计。四、实验内容内容12到4译码器的VERILOGHDL程序设计（程序名设定为DEC2TO4V）（1）设计2到4译码器的VERILOGHDL程序，并通过功能仿真和时序仿真来验证；MODULEDEC2TO4W,EN,YINPUT10WINPUTENOUTPUTREG30YALWAYSEN,WCASEEN,W3B100Y4B00013B101Y4B00103B110Y4B01003B111Y4B1000DEFAULTY4B0000ENDCASEENDMODULE（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；12（4）2到4译码器的测试程序；TIMESCALE1NS/1NSMODULETB_DEC2TO4REG10WREGENWIRE30YPARAMETERDELAY50DEC2TO4D2TO4WW,ENEN,YYINITIALBEGINW2B00EN1B0DELAY2EN1B1W2B00DELAY2EN1B1W2B01DELAY2EN1B1W2B11DELAY2EN1B1W2B00DELAY2EN1B1W2B01DELAY30FINISHENDENDMODULE内容24到16译码器的VERILOGHDL程序设计（程序名设定为DEC4TO16V）（1）4到16译码器的模块图；（2）设计4到16译码器的VERILOGHDL程序，并通过功能仿真和时序仿真来验证；13MODULEDEC4TO16W,EN,YINPUT30WINPUTENOUTPUT150YWIRE30MDEC2TO4DEC1W32,EN,M30DEC2TO4DEC2W10,M0,Y30DEC2TO4DEC3W10,M1,Y74DEC2TO4DEC4W10,M2,Y118DEC2TO4DEC5W10,M3,Y1512ENDMODULE（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；五、实验报告1设计出2到4译码器、4到16译码器的真值表。2利用QUARTUS调试出真值表相应的输入/输出波形图，并进行分析。14实验六编码器的VERILOGHDL程序设计与FPGA应用一、实验目的1设计4到2编码器的VERILOGHDL程序。2熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1电脑2QUARTUS软件及ADS软件3FPGA开发板4逻辑分析仪三、预习要求1预习译码器的工作原理。2预习译码器的模块图设计方法与VERILOGHDL程序设计。四、实验内容内容14到2编码器的VERILOGHDL程序设计（程序名设定为ENC4TO2V）（1）设计4到2编码器的VERILOGHDL程序，并通过功能仿真和时序仿真来验证；MODULEENC4TO2W,YINPUT30WOUTPUT10YREG10YALWAYSW,YBEGINIFW4B0001Y2B00ELSEIFW4B0010Y2B01ELSEIFW4B0100Y2B10ELSEIFW4B1000Y2B11ELSEY2BXENDENDMODULE（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；五、实验报告1设计出4到2编码器的真值表。152利用QUARTUS调试出真值表相应的输入/输出波形图，并进行分析。实验七比较器的VERILOGHDL程序设计与FPGA应用一、实验目的1设计具有大于、等于、小于功能比较器的VERILOGHDL程序。2熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1电脑2QUARTUS软件及ADS软件3FPGA开发板4逻辑分析仪三、预习要求1预习比较器的工作原理。2预习多功能比较器的设计思路与VERILOGHDL程序设计。四、实验内容内容1具有大于、等于、小于功能的4位比较器（程序名设定为CMOPARE4V）（1）设计比较器的VERILOGHDL程序，并通过功能仿真和时序仿真来验证；MODULECMOPARE4A,B,AEQB,AGTB,ALTBINPUT30A,BOUTPUTREGAEQB,AGTB,ALTBALWAYSA,BBEGINAEQB0AGTB0ALTB0IFABAEQB1ELSEIFABAGTB1ELSEALTB116ENDENDMODULE（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；五、实验报告1设计出具有大于、等于、小于功能比较器的真值表。2利用QUARTUS调试出真值表相应的输入/输出波形图，并进行分析。17实验八移位器的VERILOGHDL程序设计与FPGA应用一、实验目的1设计向右/向左移位器的VERILOGHDL程序。2熟悉多位移位器的设计方法。3熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1电脑2QUARTUS软件及ADS软件3FPGA开发板4逻辑分析仪三、预习要求1预习移位器的工作原理。2预习移位器的模块图设计方法与VERILOGHDL程序设计。四、实验内容内容1向右1位的4位数移位器的VERILOGHDL程序设计（程序名设定为SHIFT4V）（1）设计向右1位的4位数移位器的模块图；（2）设计4位数移位器的VERILOGHDL程序，并通过功能仿真和时序仿真来验证；MODULESHIFT4W,SHIFT,Y,KINPUT30WINPUTSHIFTOUTPUTREG30YOUTPUTREGKALWAYSW,SHIFTBEGIN18IFSHIFTBEGINY30Y20W31KW0ENDELSEBEGINYWK0ENDENDENDMODULE（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；内容24到16译码器的VERILOGHDL程序设计（程序名设定为SHIFT40V）（1）利用“”功能来设计4位数移位器的VERILOGHDL程序，并通过功能仿真和时序仿真来验证；MODULESHIFT40W,SHIFT,Y,KINPUT30WINPUTSHIFTOUTPUTREG30YOUTPUTREGKALWAYSW,SHIFTBEGINIFSHIFTBEGINYW1KW0ENDELSEBEGINYWK0ENDENDENDMODULE19（2）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；内容3向左1位的4位数移位器的VERILOGHDL程序设计（程序名设定为SHIFT4RV）（1）利用“Q02B10QQ12B11QQQENDCASEENDMODULE（3）利用FPGA开发板来实现存储器，并利用逻辑分析仪来验证；五、实验报告1设计各触发器的真值表。2利用QUARTUS调试出真值表相应的输入/输出波形图，并进行分析。29实验十二计数器的VERILOGHDL程序设计与FPGA应用一、实验目的1设计递增计数器的VERILOGHDL程序。2熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1电脑2QUARTUS软件及ADS软件3FPGA开发板4逻辑分析仪三、预习要求1预习递增计数器的工作原理。2预习递增计数器的VERILOGHDL程序设计。四、实验内容内容设计4位递增计数器的VERILOGHDL程序（程序名设定为UPCOUNTV）（1）设计VERILOGHDL程序，并通过功能仿真和时序仿真来验证；MODULEUPCOUNTRST,CLK,E,QINPUTRST,CLK,EOUTPUTREG30QALWAYSNEGEDGERST,POSEDGECLKIFRSTQ0ELSEIFEQQ1B1/1ENDMODULE（2）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；五、实验报告1设计4位递减计数器的真值表。2利用QUARTUS调试出真值表相应的输入/输出波形图，并进行分析。30实验十三时序电路系统设计与FPGA应用一、实验目的1设计米利型、摩尔型时序电路的VERILOGHDL程序。2熟悉使用FPGA与逻辑分析仪。二、实验仪器及材料1电脑2QUARTUS软件及ADS软件3FPGA开发板4逻辑分析仪三、预习要求1预习米利型、摩尔型时序电路的工作原理。2预习米利型、摩尔型时序电路的VERILOGHDL程序设计。四、实验内容内容1设计米利型时序电路的VERILOGHDL程序（程序名设定为MEALYV）（1）设计米利型时序电路的模块图；（2）设计VERILOGHDL程序，并通过功能仿真和时序仿真来验证；MODULEMEALYCLOCK,RESET,W,ZINPUTCLOCK,RESET,WOUTPUTREGZREGY,YPARAMETERA1B0,B1B1ALWAYSW,YCASEYAIFWBEGINZ031YBENDELSEBEGINZ0YAENDBIFWBEGINZ1YBENDELSEBEGINZ0YAENDENDCASEALWAYSNEGEDGERESET,POSEDGECLOCKIFRESET0YAELSEYYENDMODULE（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；内容2设计摩尔型时序电路的VERILOGHDL程序（程序名设定为FSMV）（1）设计摩尔型时序电路的模块图；（2）设计VERILOGHDL程序，并通过功能仿真和时序仿真来验证；MODULEFSMCLK,CLR,OUT,START,STEP2,STEP332INPUTCLK,CLR,START,STEP2,STEP3OUTPUT20OUTREG20OUTREG10STATE,NEXT_STATE/参数定义/PARAMETERSTATE02B00,STATE12B01,STATE22B11,STATE32B10/定义其始状态ALWAYSPOSEDGECLKORPOSEDGECLRBEGINIFCLRSTATESTATE0ELSESTATENEXT_STATEEND/进程实现状态的转换ALWAYSSTATEORSTARTORSTEP2ORSTEP3BEGINCASESTATESTATE0BEGINIFSTARTNEXT_STATESTATE1ELSENEXT_STATESTATE0ENDSTATE1NEXT_STATESTATE2/BEGINXXXENDSTATE2BEGINIFSTEP2NEXT_STATESTATE3ELSENEXT_STATESTATE0ENDSTATE3BEGINIFSTEP3NEXT_STATESTATE0ELSENEXT_STATESTATE3ENDDEFAULTNEXT_STATESTATE0ENDCASEEND/进程定义组合逻辑（FSM的输出）ALWAYSSTATEBEGINCASESTATESTATE0OUT3B001STATE1OUT3B01033STATE2OUT3B100STATE3OUT3B111DEFAULTOUT3B001ENDCASEENDENDMODULE（3）利用FPGA开发板来实现全加器，并利用逻辑分析仪来验证；五、实验报告1设计米利型、摩尔型时序电路的真值表。2利用QUARTUS调试出真值表相应的输入/输出波形图，并进行分析。34实验十四MODELSIM软件安装与测试一、实验目的1熟悉QUARTUS110软件的安装。2熟悉MODELSIM软件的安装。二、实验仪器及材料1电脑2QUARTUS110软件3MODELSIM软件三、预习要求1预习全加器的工作原理。2预习全加器的VERILOGHDL程序设计。四、实验内容首先总体上介绍数字芯片设计的软件环境，然后按照以下顺序来进行安装软件MODELSIM软件安装、设置LICENSE。软件安装结束之后设计全加器的VERILOGHDL程序及测试程序，并进行功能仿真和时序仿真。内容1MODELSIM软件安装（1）在D盘里创建“MODELSIM6”的文件夹，并在此文件夹里安装MODELSIM软件的相关程序；（2）复制老师提供的“LICENSEDAT”文件，并粘贴在“DMODELSIM6”文件夹里面；（3）运行CMDIPCONFIG/ALL，复制PHYSICALADDRESS（如；000AA7B50010）；记事本来打开“DQUARTUS40LICENSEDAT”文件；所有的HOSTID数据替换成PHYSICALADDRESS数据，并保存；（4）执行“SETUPEXE”，并进行安装MODELSIM软件；（5）