第3章 组合电路的VHDL设计(四)—习题PPT课件_第1页
第3章 组合电路的VHDL设计(四)—习题PPT课件_第2页
第3章 组合电路的VHDL设计(四)—习题PPT课件_第3页
第3章 组合电路的VHDL设计(四)—习题PPT课件_第4页
第3章 组合电路的VHDL设计(四)—习题PPT课件_第5页
已阅读5页，还剩6页未读， 继续免费阅读

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

.,1,习题,3-2画出与以下实体描述对应的原理图符号元件。,.,2,习题,3-4给出1位全减器的VHDL描述；最终实现8位全减器。要求:,.,3,习题,3-4给出1位全减器的VHDL描述；最终实现8位全减器。要求:,（1）首先设计1位半减器,然后用例化语句将它们连接起来,图3-18中h_suber是半减器,diff是输出差(diff=x-y),s_out是借位输出(s_out=1,xy),sub_in是借位输入。,.,4,习题,3-4给出1位全减器的VHDL描述；最终实现8位全减器。要求:,（2）采用例化语句实现1位全减器。,.,5,习题,3-4给出1位全减器的VHDL描述；最终实现8位全减器。要求:,（3）以1位全减器为基本硬件,构成串行借位的8位减法器,要求用例化语句来完成此项设计(减法运算是x-y-sun_in=difft),.,6,习题,3-5用VHDL设计一个3-8译码器，要求分别用(条件)赋值语句、case语句、ifelse语句或移位操作符来完成。比较这4种方式中，哪一种最节省逻辑资源。,（1）case语句实现：,.,7,习题,3-5用VHDL设计一个3-8译码器，要求分别用(条件)赋值语句、case语句、ifelse语句或移位操作符来完成。比较这4种方式中，哪一种最节省逻辑资源。,（2）if_else语句实现：,.,8,习题,3-6设计一个比较电路，当输入的8421BCD码大于5时输出1，否则输出0。,.,9,习题,3-9设计一个格雷码至二进制数的转换器。,.,10,习题,3-10利用if语句设计一个3位二进制数A2:0、B2:0的比较器电路。对于比较(AB)、(A=B)的结果分别给出输出信号LT=1、GT
人人文库> 全部分类> 教育资料 > 课件下载

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论