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DDR3简介,2014/3/3,1,什麽是DDR,DDR即DDRSDRAM的簡稱DoubleDataRateSynchronousDynamicRandomAccessMemory即雙倍速率同步动态随机存取存储器。SDRSDRAM采用单端（Single-Ended）时钟信号,在一个时钟周期内只传输一次数据；而DDR由于工作频率比较快，采用可降低干扰的差分时钟信号作为同步时钟。在一个时钟周期内可以传输两次数据，它能够在的DQS上升沿和和下降沿各传输一次数据。,低电压传输：差分信号传输的电压是信号电压幅值的一半。抗干扰能力强：干扰噪声一般会等值、同时的被加载到两根信号线上，而其差值为0，即噪声对信号的逻辑意义不产生影响。能有效抑制电磁干扰（EMI）：由于两根线靠得很近且信号幅值相等，这两根线与地线之间的耦合电磁场的幅值也相等，同时他们的信号极性相反，其电磁场将相互抵消。因此对外界的电磁干扰也小。,差分信号的优点?,2,SDR,DDR,DDR2andDDR3Evolutions,3,DDR的发展,4,Input/OutputFunctionalDescription,5,FunctionalBlockDiagram,2GB,256Mx64Module(1Rankofx8),6,FunctionalBlockDiagram,2GB,256Mx64Module(1Rankofx16),7,Input/OutputFunctionalDescription,SDRAM在读写数据时重点注意以下信号：（1）CLK：时钟信号，为输入信号。所有的命令信号与地址信号的逻辑状态都需要通过CLK的上升沿采样确定。（2）CKE：时钟使能信号，为输入信号，高电平有效。CKE信号的用途有两个：一、关闭时钟以进入省电模式；二、进入自刷新状态。CKE无效时，SDRAM内部所有与输入相关的功能模块停止工作。（3）CS#：片选信号，为输入信号，低电平有效。只有当片选信号有效后，SDRAM才能识别控制器发送来的命令。（4）RAS#：行地址选通信号，为输入信号，低电平有效。（5）CAS#：列地址选通信号，为输入信号，低电平有效。（6）WE#：写使能信号，为输入信号，低电平有效。（7）DQS：数据选通讯号，data可以通过DQS的上升沿与下降沿传输。在读模式时，DQS由memory发给CPU,DQS与data边沿对齐。在写模式时，DQS由CPU发给memory，DQS与data中间对齐。,CLK的上升沿,V+,V-,+,_,8,PhysicBank,内存控制器（CPU）的位宽必须与内存条的位宽相等，这样才能在一个时钟周期内传输所有数据，这个位宽就被成为一个物理Bank（P-Bank,也称为RANK）,通常是64bit。P-Bank其实就是一组内存芯片的集合。理论上，完全可以做出一个位宽为64bit的芯片来满足P-Bank的需要，但这对技术的要求很高，在成本和实用性方面也都处于劣势。所以芯片的位宽一般都较小。常见为4bit、8bit、16bit。这样，为了组成P-Bank所需的位宽，就需要多颗芯片并联工作。对于8bit芯片，需要8颗并联才能工作(88bit=64bit)对于16bit芯片，需要4颗并联才能工作(416bit=64bit)这个集合的容量不限，但这个集合的总位宽必须与CPU数据位宽相符。芯片组可以支持多个P-Bank，但是一次只选择一个P-Bank工作。片选信号（CS#）来选择是哪个P-BANK。,1B=1Byte=1字節=8bit1b=1bit=1比特,9,LogicalBank,DDR3芯片的内部是8个如同表格一样的存储阵列，通过BA0:2来选择哪一个“表格”。在表格中先指定一个行再指定一个列，就可以准确地定位到某个单元格，这就是内存芯片寻址的基本原理。对于内存，这个单元格可称为存储单元,它是L-bank中的基本存储单位，容量是若干bit，对应芯片的位宽。而每个bit则是存放于单独的存储体中，存储体是内存中最小的存储单位。这个表格(存储阵列)就是逻Bank(LogicalBank，简称L-Bank)。大容量内存颗粒都是由多个逻辑Bank叠加而成的。如果把一个L-Bank看作是一片平面的矩阵纸，内存颗粒是由多片这样的纸叠起来的。目前DDR3内存芯片基本上都是8个L-Bank设计，也就是说一共有8个这样的“表格”。,寻址的流程是先确定目标地址所在的Rank和L-Bank，接着要确定行(Row)，然后再确定列(Colum)。找到了存储单元后，被选中的芯片就进行统一的数据传输。,10,P-Bank如果是读，终端测在CPU端。在量測DDR之前要先確定Clock跑出來的頻率對不對。EX:以DDR31600(datarate1600MHZ)為例，Clock要800MHztypical,17,示波器带宽的选择,示波器带宽定义示波器的输入端加入一固定电压的正弦波信号，逐渐增加该正弦波的频率，直到示波器上显示该正弦波电压为原来的0.707倍或-3dB，此时的频率，即为示波器的规格带宽。,fBW:规格带宽或-3dB带宽,20log0.707=-3dB,18,示波器带宽v.s.正弦波振幅,19,信号带宽v.s.上升时间,一非正弦波信号的带宽，可以其上升时间来决定。若此信号通过一低通滤波器(一阶)，则其带宽(BW)为0.35/上升时间(tr)，也就是说BWxtr=0.35，若此信号通过的为一非一阶的低通滤波器，则tr与BW的乘积会更高，比如0.4,BW=0.35/tr,20,示波器带宽v.s.上升时间,21,探棒带宽v.s.上升时间,22,DDR3待测信号,23,DDR3待测项目,Command&Address,DATA,24,DDR3量测步骤,量測時請在Dos模式下執行Memorytest測試程式進行量測。基準電壓量測量測前用三用電表點出VDD和VREF的電壓，填入下面表格VREF_DDR,VDD_DDR,25,寻找SO-DIMM测试点,1.參閱DDR3的204pin圖，找出Clk、Clk#、CS、CAS#、RAS#、WE#對應的金手指是第幾pin，然後用萬用表的蜂鳴檔去尋找內存條上最遠端的測點。,第1pin,第203pin,奇数面1-203偶数面2-204,第71pin,CK0,CK0#101&103pin,26,DDR3SDRAMSO-DIMMPinout.,27,寻找SO-DIMM测试点,2.需找Address與Data的最長與最短線。打開allegro，點擊“CM”圖標,28,寻找SO-DIMM测试点,選擇electrical-net-totaleachlength,然後選擇需要比對的信號，點擊“F9”,29,寻找SO-DIMM测试点,3.比對出最長最短線后在根據204pin圖找出對應的Address和Data是第幾pin，然後用萬用表的蜂鳴檔去尋找內存條上最遠端的測點。對於Address參考的時鐘是CLK,與command信號一致對於DATA線，參考的時鐘是DQS,并需要進行讀寫判定。,30,Controlsignal的抓取,Controlsignal:Inputsignal(CS#、CAS#、RAS#、WE#、Address)Setuptime和holdtime之量測，設定邊緣觸發、調節觸發Level差分探棒抓取CLK,单端探棒分别抓取CS#,RAS#,WE#,Address信号。,建立时间,保持时间,31,VIL&VIHspec,32,Controlsignal的抓取,Spec,33,Controlsignal的量测,建立時間(Setuptime),Setuptime0.17ns,1,0,1,0,0,34,Controlsignal的量测,保持時間(Holdtime),Holdtime0.12ns,35,Controlsignal的量测,Overshoot和Undershoot之量測,Overshoot-0.4v,36,Overshoot/Undershoot,Spec,37,Controlsignal的量测,Ringdown和Ringup之量測Ringdown是訊號上升到最高點時所向下反射的訊號Ringup是訊號下降到最低點時所向上反射的訊號,RingdownVref+0.15v,RingupWrite相位關係：Read是edgealigned,write是centrealignedDQSPreamble：Readpreamble為負，Writepreamble為正,42,Read是edgealigned,43,write是centrealigned,44,Readpreamble为负,由上圖可以知道在Read時DQS是先一個拉LOW的波形,45,Writepreamble为正,由上圖可以知道在Write時DQS是直接Rise的，且DQ的有效值在DM拉LOW時才成立,46,DDRread/wirte判定,47,黃色DQS藍色DATA,Read,Write,Readpreamble為負Writepreamble為正,DDRread/write判定,幅度:ReadWrite,48,Read,write,Datasignal的抓取,DATAsignal:Setuptime和holdtime之量測，設定邊緣觸發、調節觸發Level差分探棒抓取DQS,单端探棒分别抓取DATA最长，最短信号。,建立时间,保持时间,49,Setup/holdtimespec,50,Datasignal的量测,Setuptime,Holdtime,51,Datasignal的量测,Overshoot/undershoot,Ringup/ringdown,52,Data&DataStrobe,Note:Data(singleend)與DataStrobe(differential)是相對應的(如下):Data0Data7所對應的DataStrobe為DQS0,DM0Data8Data15所對應的DataStrobe為DQS1,DM1Data16Data23所對應的DataStrobe為DQS2,DM2Data24Data31所對應的DataStrobe為DQS3,DM3Data32Data39所對應的DataStrobe為DQS4,DM4Data40Data47所對應的DataStrobe為DQS5,DM5Data48Data55所對應的DataStrobe為DQS6,DM6Data56Data63所對應的DataStrobe為DQS7,DM7,53,DDRSwap,在Layout時，可能會遇到走線交錯的情況，這時需要對走線進行調換。同一組信號線內的信號（構成一個Byte)可以進行任意調換.組與組之間的信號可以調換,需要同時調換DQ，DQS,DM,54,Memory模组厂商,55,Layoutguide,Single-EndedandDifferentialTargetsDDR3L信號在IN1,IN2的走線請保持垂直以防止signalscrosstalk，若無法避免走線平行時，可走45度儘量錯開DDR3L信號在IN1的繞線以水平繞線為主，在IN2的繞線以垂直繞線為主，並儘量縮短平行走線長度SO-DIMM端之control與command訊號附近之0.1uF小電容盡量靠近connector本身，並與SO-DIMM同面.,Everysignaltransitioningintootherlayerthroughavia,thecorrespondingreferencingviashouldbeinsertedascloseaspossibleandshouldnotextendbeyond50mils.SignalviatoGNDviaratioof2:1hastobefollowedforgoodreferencingduringlayertransitionsAllsignalroutinglayersmustbereferencedtosolidGNDorpowerplane.Thereferenceplanesshouldbecontinuous.Routingoverpowerplanepartitionsorvoidsisnotallowed.,56,Layoutguide,2.DDR3SDRAMLayoutFormulasLength