计算机组成原理数字电路基础.ppt

数字电路与逻辑设计基础,余晓容,1逻辑函数2半导体器件的开关特性3逻辑门电路4组合逻辑电路及其应用5触发器6计算机中常用的逻辑电路作业,主要内容,1逻辑函数,一、基本概念逻辑代数1847年GeorgeBoole提出描述客观事务逻辑关系的布尔代数；1938年ClaudeE.Shannon将布尔代数用于设计开关电路；布尔代数已经成为分析和设计数字逻辑电路的基础和有力工具，又称为逻辑代数。,1,逻辑函数利用“函数变量（自变量、因变量）”关系描述逻辑代数之间的关系例：十字路口的车辆与交通指挥灯F=(R,Y,G)任意具有因果关系的逻辑变量F=(A1,A2,An)逻辑函数的表达方式逻辑表达式真值表逻辑图卡诺图,用逻辑运算符将关系表达式或逻辑量连接起来的式子,表征逻辑事件输入和输出之间全部可能状态的表格,主要用二进制逻辑单元图形符号所绘制的电路简图,逻辑函数的一种图形表示，将逻辑函数的最小项表达式中的各最小项相应地填入一个方格图内。,二、基本逻辑运算1.逻辑函数与真值表例：给定函数F=(A,B)，两个自变量，共有四种取值组合：F(0,0)=0；F(0,1)=0；F(1,0)=1；F(1,1)=1；三个自变量，有八种取值组合,1,2.基本逻辑运算与运算“”定义：当一逻辑事件发生的所有条件全部具备后，该逻辑事件才发生，这种关系称为与逻辑,1,3.基本逻辑运算或运算“+”定义：当一逻辑事件发生的所有条件中只要有一个条件得到满足，该逻辑事件就会发生，这种关系称为或逻辑,1,4.基本逻辑运算非运算“”定义：逻辑事件的发生以其相反的条件为依据，这种关系称为非逻辑,1,这三个基本运算都可以推广到多个逻辑变量上F1=A1A2AnF2=A1+A2+An,1,三、逻辑函数的基本定理逻辑代数的相等（定理的基本出发点）F1=A+BF2=ABF1(A1，A2，An)=F2(A1，A2，An)同一逻辑函数的两个不同公式表达形式两个逻辑函数的真值表必定相同逻辑代数的公理三个基本运算的公式形式,1,逻辑函数的基本定理：逻辑运算的优先级：括号非与或,1,1,四、逻辑函数的基本运算规则代入、反演和对偶规则代入规则在任何一个包含逻辑变量A的等式中，如果用另一个函数式F代入式中A的位置，则等式仍然成立；例B(A+C)=BA+BC，若A(D+E)得：B(D+E)+C=B(D+E)+BC=BD+BE+BC,1,反演规则规则：对逻辑表达式F当中的运算符：与或；或与变量：原变量反变量；反变量原变量常量：01；10得到：表达式F注意：1.保持原来的运算优先顺序2.对于反变量以外的非号应保留不变,1,对偶规则对偶式对逻辑表达式F当中的运算符：与或；或与常量：01；10得到对偶式F相等的逻辑函数，对偶式也相等例：证明A+BC=(A+B)(A+C)对偶式为：左边=A(B+C)；右边=AB+AC由分配律知A(B+C)=AB+AC，故得证注意：同样需要保证运算顺序不能发生变化,1,2半导体器件的开关特性,一、开关器件开关的特性具有接通和断开两种工作状态理想的开关接通状态要求阻抗越小越好，相当于短路断开状态要求阻抗越大越好，相当于开路在数字电路中二极管和三极管大多数工作在开关状态。它们在脉冲信号的作用下，时而饱和导通，时而截止，相当于开关的开通和关断。,二、晶体二级管导体两端存在电压时，导体内产生电流，如银、铜绝缘体两端存在电压时，体内无电流，如橡胶、石英半导体在不同的情况下可以表现为导体或绝缘体半导体器件（二极管）在单一方向具有导电特性的物体,根据所加电压方向的不同,2,1、二极管结构,二极管图形符号,二极管内部结构,在4价的硅材料中加进5价或5价以上的金属制成的材料（里面有可以移动的带负电荷的电子）,在4价的硅材料中加入3价或3价以下的金属制成的材料（里面有可以移动的带正电荷的空穴）,2,2、二极管静态特性（伏安特性）,静态特性是指二极管在导通和截止两种稳定状态下的特性。典型二极管的静态特性曲线(又称伏安特性曲线)。,2,1）正向特性门槛电压(UTH)：使二极管开始导通的正向电压，有时又称为导通电压(一般锗管约0.1V，硅管约0.5V)。正向电压UFUTH：管子截止，电阻很大、正向电流IF接近于0，二极管类似于开关的断开状态；,正向电压UF=UTH：管子开始导通，正向电流IF上升；正向电压UFUTH(一般锗管为0.3V，硅管为0.7V)：管子充分导通，电阻很小，正向电流IF急剧增加，二极管类似于开关的接通状态。,门坎电压Uth,反向击穿电压,2,2）反向特性二极管在反向电压UR作用下，处于截止状态，反向电阻很大，反向电流IR很小（将其称为反向饱和电流，用IS表示，通常可忽略不计），二极管的状态类似于开关断开。而且反向电压在一定范围内变化基本不引起反向电流的变化。,注意事项：正向导通时可能因电流过大而导致二极管烧坏。组成实际电路时通常要串接一只电阻R，以限制二极管的正向电流；反向电压超过某个极限值时，将使反向电流IR突然猛增，致使二极管被击穿（通常将该反向电压极限值称为反向击穿电压UBR），一般不允许反向电压超过此值。,2,二极管组成的开关电路图如图（a）所示。二极管导通状态下的等效电路如图(b)所示，截止状态下的等效电路如图(c)所示，图中忽略了二极管的正向压降。,由于二极管的单向导电性，所以在数字电路中经常把它当作开关使用。,3、二极管开关特性,2,4、二极管动态特性二极管的动态特性是指二极管在导通与截止两种状态转换过程中的特性，它表现在完成两种状态之间的转换需要一定的时间。为此，引入了反向恢复时间和开通时间的概念。反向恢复时间：二极管从正向导通到反向截止所需要的时间称为反向恢复时间。开通时间：二极管从反向截止到正向导通的时间称为开通时间。二极管的开通时间很短，对开关速度影响很小，相对反向恢复时间而言几乎可以忽略不计。,2,三、晶体三极管1、双极型三极管结构晶体三极管由集电结和发射结两个PN结构成。根据两个PN结的偏置极性，三极管有截止、放大、饱和3种工作状态。,NPN型,PNP型,2,2、双极型三极管输入特性,双极型三极管的应用中，通常是通过b,e间的电流iB控制c,e间的电流iC实现其电路功能的。因此，以b,e间的回路作为输入回路，c,e间的回路作为输出回路。,输入回路实质是一个PN结，其输入特性基本等同于二极管的伏安特性。,输入特性曲线,2,3、双极型三极管输出特性,放大状态：发射结正偏，集电结反偏；ubeuTh，ubcVTh，ubc0；深度饱和状态下，饱和压降UCEs约为0.2V，三极管呈现低阻抗，类似于开关接通。,2,晶体三极管在截止与饱和这两种稳态下的特性称为三极管的静态开关特性。,在数字逻辑电路中，三极管相当于一个由基极信号控制的无触点开关，其作用对应于触点开关的“闭合”与“断开”。,4、双极型三极管开关特性,2,5、动态特性晶体三极管在饱和与截止两种状态转换过程中具有的特性称为三极管的动态特性。三极管的开关过程和二极管一样，管子内部也存在着电荷的建立与消失过程。因此，两种状态的转换也需要一定的时间才能完成。开通时间：三极管从截止状态到饱和状态所需要的时间。关闭时间：三极管从饱和状态到截止状态所需要的时间。,2,内容回顾,二极管图形符号,内容回顾,内容回顾,内容回顾,MOS管是金属氧化物半导体场效应管的简称。（Metal-Oxide-SemiconductorField-EffectTransistor）由于只有多数载流子参与导电，故也称为单极型三极管。,NMOS管结构图,NMOS管：通过在P型半导体衬底上制作两个N区的办法，形成MOS管的源极和漏极，再在2个N区之间的位置，用金属铝（或多晶硅）制作栅极，并通过一层极薄的二氧化硅绝缘层使栅极和衬底隔离开,四、MOS管1、MOS管结构,2,2、静态特性MOS管作为开关元件，同样是工作在截止或导通两种状态。MOS管是电压控制元件，主要由栅源电压uGS决定其工作状态。由NMOS增强型管构成的开关电路如下图所示。,2,当uGSUT：MOS管工作在截止区，漏源电流IDS基本为0，输出电压uDSUDD，MOS管处于“断开”状态;当uGSUT：MOS管工作在导通区，漏源电流iDS=UDD/(RD+rDS)。其中，rDS为MOS管导通时的漏源电阻。输出电压UDS=UDDrDS/(RD+rDS),若rDSRD，则uDS0V，MOS管处于“接通”状态。,2,开启电压,3、动态特性MOS管本身导通和截止时电荷积累和消散时间很小。动态特性主要取决于电路中杂散电容充、放电所需时间。,1.当电压ui由高变低，MOS管由导通转换为截止时，电源UDD通过RD向杂散电容CL充电，充电时间常数1=RDCL。2.当电压ui由低变高，MOS管由截止转换为导通时，杂散电容CL上的电荷通过rDS进行放电，其放电时间常数2rDSCL。因为rDS比RD小得多，因此，由截止到导通的转换时间比由导通到截止的转换时间要短。,2,实现基本逻辑运算和常用复合逻辑运算的电子电路统称为逻辑门电路，它们是组成数字系统的基本单元电路。,由二极管与门和三极管非门串接而成,输入和输出端都用三极管,3逻辑门电路,灵活、适应性好体积大、耗电高、故障率高,体积小、耗电低、重量轻、可靠性高、成本低、使用方便,一、数字逻辑信号和电信号的关系逻辑用符号0和1来表示幅度，称为逻辑0和逻辑1用电信号表达逻辑信号的方式脉冲以脉冲有无表示逻辑1/0脉位以脉冲边沿相距远近表示逻辑1/0电流以电流大小表示逻辑如用模拟电路当中的420mA电流环电流值表示电压（幅度）以电压波形表示逻辑电压界限取决于具体器件高电压（波形），也称高电平，对应逻辑1低电压（波形），或无电压，称为低电平，对应逻辑0,3,正逻辑与负逻辑正逻辑用高电平表示逻辑1，用低电平表示逻辑0负逻辑用低电平表示逻辑1，用高电平表示逻辑0在数字系统的逻辑设计中，若采用NPN晶体管和NMOS管，电源电压是正值，一般采用正逻辑。若采用的是PNP管和PMOS管，电源电压为负值，则采用负逻辑比较方便。今后除非特别说明，一律采用正逻辑。,3,VI控制开关S的断、通情况。S断开，VO为高电平；S接通，VO为低电平。,逻辑电平,5V,0V,0.8V,2V,实际开关为晶体二极管、三极管以及场效应管等电子器件,3,数字波形逻辑电平对时间的图形表示,(a)非周期数字波形,(b)周期数字波形,3,二、基本逻辑门电路,1.二极管与门,Y=AB,3,2.二极管或门,Y=A+B,3,3.三极管非门,输入为低，输出为高；输入为高，输出为低。,利用二极管的压降为0.7V，保证输入电压在1V以下时，开关电路可靠地截止。,3,三、TTL集成逻辑门电路,TTL(TransistorTransistorLogic)电路是晶体管-晶体管逻辑电路的简称。TTL电路的功耗大、线路较复杂，使其集成度受到一定的限制，故广泛应用于中小规模逻辑电路中。,3,1.典型TTL与非门(1)电路结构输入级由多发射极晶体管T1和电阻R1组成；中间级由晶体管T2和电阻R2、R3组成；输出级由晶体管T3、T4、T5和电阻R4、R5组成。,3,(2)工作原理,输入级由多发射极晶体管T1实现逻辑“与”的功能；中间级由T2的集电极和发射极输出两个相位相反的信号分别控制T3和T5；输出级由T3、T4、T5组成推拉式输出电路，用以提高电路的带负载能力、抗干扰能力和响应速度。,逻辑功能分析如下：输入端全部接高电平(3.6V)：电源Ucc通过R1和T1的集电结向T2提供足够的基极电流，使T2饱和导通。T2的发射极电流在R3上产生的压降又使T5饱和导通，输出为低电平(0.3V)。,实现了“输入全高，输出为低”的逻辑关系。,3,当有输入端接低电平(0.3V)时：输入端接低电平的发射结导通，使T1的基极电位Ub1=0.3V+0.7V=1V。该电压作用于T1的集电结和T2、T5的发射结上，不可能使T2和T5导通，即T2、T5均截止。,综合上述，当输入A、B、C均为高电平时，输出为低电平；当A、B、C中至少有一个为低电平时，输出为高电平。输出与输入之间为“与非”逻辑。,由于T2截止，电源UCC通过R2驱动T3和T4管，使之工作在导通状态，电路输出为高电平(3.6V)。通常将电路的这种工作状态称为截止状态，它实现了“输入有低，输出为高”的逻辑功能。,3,(3)主要外部特性参数TTL与非门的主要外部特性参数有输出逻辑电平、开门电平、关门电平、扇入系数、扇出系数、平均传输时延和空载功耗等。输出高电平VOH输出高电平VOH是指至少有一个输入端接低电平时的输出电平；VOH的典型值是3.6V,产品规范值为VOH2.4V，标准高电平VSH=2.4V；输出低电平VOL输出低电平VOL是指输入全为高电平时的输出电平；VOL的典型值是0.3V，产品规范值为VOL0.4V,标准低电平VSL=0.4V。,3,开门电平VON开门电平VON是指在额定负载下，使输出电平达到标准低电平VSL的输入电平，它表示使与非门开通的最小输入电平。VON的产品规范值为VON1.8V。开门电平的大小反映了高电平抗干扰能力，VON愈小，在输入高电平时的抗干扰能力愈强。关门电平VOFF关门电平VOFF是指输出空载时，使输出电平达到标准高电平VSH的输入电平，它表示使与非门关断所允许的最大输入电平。VOFF的产品规范值VOFF0.8V。关门电平的大小反映了低电平抗干扰能力，VOFF越大，在输入低电平时的抗干扰能力越强。,3,扇入系数Ni扇入系数Ni是指与非门允许的输入端数目。一般Ni为25，最多不超过8。当应用中要求输入端数目超过Ni时，可通过分级实现的方法减少对扇入系数的要求。扇出系数No扇出系数NO是指与非门输出端连接同类门的最多个数。反映了与非门的带负载能力，一般No8。扇入和扇出是反映门电路互连性能的指标。输入短路电流IiS输入短路电流IIs是指当与非门的某一个输入端接地而其余输入端悬空时，流过接地输入端的电流。在实际电路中，IiS是流入前级与非门的灌电流，它的大小将直接影响前级与非门的工作情况。输入短路电流的产品规范值IiS1.6mA。,3,高电平输入电流IiH高电平输入电流IiH是指某一输入端接高电平，而其他输入端接地时，流入高电平输入端的电流，又称为输入漏电流。一般IiH50A。平均传输延迟时间tpd平均传输延迟时间tpd是指一个矩形波信号从与非门输入端传到与非门输出端(反相输出)所延迟的时间。通常将从输入波上沿中点到输出波下沿中点的时间延迟称为导通延迟时间tpdL；从输入波下沿中点到输出波上沿中点的时间延迟称为截止延迟时间tpdH。平均延迟时间定义为tpd=(tpdL+tpdH)/2信号经过任何门电路都会产生时间上的延迟，这是由器件本身特性所决定的。平均延迟时间是反映与非门开关速度的一个重要参数。Tpd的典型值约10ns，一般小于40ns。,空载功耗P空载功耗是当与非门空载时门电路所消耗的电功率，它的值为电源总电流ICC和电源电压UCC的乘积。输出为低电平时的功耗称为空载导通功耗PON，输出为高电平时的功耗称为空载截止功耗POFF，PON大于POFF。平均功耗P=(PON+POFF)/2一般P50mW,如74H系列门电路平均功耗为22mW。,3,(4)TTL与非门集成电路芯片TTL与非门集成电路芯片种类很多，常用的TTL与非门集成电路芯片有7400和7420等。7400的引脚分配图如图(a)所示；7420的引脚分配图如图(b)所示。图中，UCC为电源引脚，GND为接地脚，NC为空脚。,3,2.其它功能的TTL门电路集成TTL门电路除了与非门外，还有与门、或门、非门、或非门、与或非门、异或门等不同功能的产品。此外还有两种特殊门电路三态门和集成电路开路门等。,3,（1）非门当输入A为低电平（0.3V）时，电路工作在截止状态，即T3截止，T4和D导通，输出端F为高电平（3.6V）；当输入高电平时，电路工作在导通状态，即T3饱和导通，T4和D截止，F输出低电平（0.3v）。,（2）或非门任何一路输入为高，输出都为低,3,（3）与或非门当A1、A2和B1、B2中均有低电平时，T2、T2和T3截止，T4和D导通，输出F为高电平；当A1、A2均为高或B1、B2均为高，或者A1、A2、B1、B2均为高时，使T3导通，T4和D截止，输出F为低电平。,3,与或非门集成电路芯片7451的引脚排列图,3,(4)三态输出门(ThreestateGate)（TS门）“三态”是指电路可以输出正常的“0”或“1”逻辑电平，也可以处于高阻态。注意：三态门不是指具有三种逻辑值。为高阻态时，“0”和“1”的输出极都截止，相当于与所连接的线路断开，便于实现从多个数据输入中选择其一。如何使电路处在工作状态和禁止状态？通过外加控制信号！三态门电路是一种最重要的总线接口电路，它保留了具有图腾输出结构的TTL电路信号传输速度快、驱动能力强的特性，又有集电极开路输出可以“线与”的优点，是构建计算机总线的理想电路。,3,在一般与非门的基础上，附加使能控制端和控制电路构成的。,电路逻辑功能EN=0：二极管D反偏，此时电路功能与一般与非门无区别，输出；EN=1：一方面因为T1有一个输入端为低，使T2、T5截止。另一方面由于二极管导通，迫使T3的基极电位变低，致使T3、T4也截止。输出F便被悬空，处于高阻态。,3,3,右图分析：当某个三态门的控制端为1时，该逻辑门的输入数据经反相后送至总线。为了保证数据传送的正确性，任意时刻，n个三态门的控制端只能有一个为1，其余均为0，即只允许一个数据端与总线接通，其余均断开，以便实现n个数据的分时传送。,三态与非门主要应用于总线传送，它既可用于单向数据传送，也可用于双向数据传送。,3,用两种不同控制输入的三态门可构成的双向总线。,EN=1时:G1工作，G2处于高阻状态，数据D1被取反后送至总线；EN=0时:G2工作，G1处于高阻状态，总线上的数据被取反后送到数据端D2。实现了数据的分时双向传送。,3,（5）集电极开路门(OC门)集电极开路门(OpenCollectorGate）是一种输出端可以直接相互连接的特殊逻辑门，简称OC门。OC门电路将一般TTL与非门电路的推拉式输出级改为三极管集电极开路输出。下图给出了一个集电极开路与非门的电路结构图和逻辑符号。,3,注意！集电极开路与非门只有在外接负载电阻RL和电源UCC后才能正常工作。集电极开路与非门在计算机中应用很广泛，可以用它实现线与逻辑、电平转换以及直接驱动发光二极管、干簧继电器等。,3,例如，下图所示电路中，只要有一个门输出为低电平，输出F便为低电平；仅当两个门的输出均为高电平时，输出F才为高电平。即,该电路实现了两个与非门输出相“与”的逻辑功能。由于该“与”逻辑功能是由输出端引线连接实现的，故称为“线与”逻辑。,3,非逻辑门中，小圆圈表示非运算，可在输入端或输出端,四、逻辑功能的表示和等效电路1、三种基本逻辑门,与门,或门,非门,基本逻辑门的真值表和相应的基本运算完全相同,3,69,1)与、非合成为与非逻辑,2)或、非合成为或非逻辑,2.常用的复合逻辑及其逻辑门,与非门：当且仅当输入全部为1时输出才为0,或非门：当且仅当输入全部为0时输出才为1,3,70,3异或逻辑及同或逻辑,异或门：输入相异，输出为1,同或门：输入相同，输出为1,异或逻辑,同或逻辑,3,4组合逻辑电路及其应用,组合逻辑电路任意时刻产生的稳定输出值仅仅取决于该时刻的输入，与电路原来的状态无关。特点由逻辑门电路组成，电路中不包含任何记忆元件；信号是单向传输的，电路中不存在任何反馈回路；时序逻辑电路任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。,根据电路输出端是一个还是多个分为单输出和多输出组合逻辑电路；数字系统中常用的比较器、全加器、编码器、译码器、数字选择器均为组合逻辑电路。,4,一、组合逻辑电路的一般设计步骤（四步法）,原则：电路要最简（要求所用器件的种类和数量都尽可能少，且器件之间的连线也最少)。,根据实际逻辑问题确定输入、输出变量，并定义逻辑状态的含义；,根据题意列真值表,2.根据输入、输出的因果关系，列出真值表；,3.由真值表写出逻辑表达式，根据需要简化和变换逻辑表达式,4.画出逻辑图,4,二、半加器的逻辑线路设计1）根据半加器的运算功能，写出逻辑真值表；半加器有两个输入和两个输出，输入可以标识为A、B或X、Y，输出通常标识为和S和进位C；2）依据真值表推导出对应的逻辑表达式；,4,3）选用基本逻辑门电路，依据半加器的逻辑表达式得到半加器的逻辑线路；,4,三、组合逻辑电路的一般分析步骤（四步法）1.根据逻辑电路图写出输出函数表达式；2.化简输出函数表达式；3.列出输出函数真值表；4.功能评述；,4,5触发器,在数字系统中，为了构造实现各种功能的逻辑电路，除了需要实现逻辑运算的逻辑门之外，还需要有能够保存信息的逻辑器件。触发器是一种具有记忆功能的电子器件。触发器能用来存储一位二进制信息。集成触发器的种类很多，分类方法也各不相同，但就其结构而言，都是由逻辑门加上适当的反馈线耦合而成。,5触发器,触发器的特点：,有两个互补的输出端Q和。,在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。,有两个稳定状态。通常将Q=1和=0称为“1”状态，而把Q=0和=1称为“0”状态。当输入信号不发生变化时，触发器状态稳定不变。,5触发器,一、基本R-S触发器基本R-S触发器是直接复位置位触发器的简称，由于它是构成各种功能触发器的基本部件，故称为基本R-S触发器。1.用与非门构成的基本R-S触发器（1）组成：由两个与非门交叉耦合构成，其逻辑图和逻辑符号分别如下图(a)和(b)所示。,图中，R称为置0端或者复位端，S称为置1端或置位端；逻辑符号输入端加的小圆圈表示低电平或负脉冲有效。,5触发器,（2）工作原理,5触发器,表中d表示触发器次态不确定。该表又称为次态真值表。,（3）逻辑功能及其描述由与非门构成的R-S触发器的逻辑功能如下表所示。,5触发器,因为R、S不允许同时为0，所以输入必须满足约束条件：R+S=1(约束方程),若把触发器次态Q(n+1)表示成现态Q和输入R、S的函数，则卡诺图如下：,用卡诺图化简后，可得到该触发器的次态方程：,5触发器,2.用或非门构成的基本R-S触发器,（1）组成由两个或非门交叉耦合组成，其逻辑图和逻辑符号分别如图(a)和图(b)所示。,该电路的输入是正脉冲或高电平有效，故逻辑符号的输入端未加小圆圈。,5触发器,(2)逻辑功能下表给出了由或非门构成的R-S触发器的逻辑功能。,基本R-S触发器的优点是结构简单。它不仅可作为记忆元件独立使用，而且由于它具有直接复位、置位功能，因而被作为各种性能完善的触发器的基本组成部分。但由于R、S之间的约束关系，以及不能进行定时控制，使它的使用受到一定限制。,次态方程和约束方程如下：(次态方程)RS=0(约束方程),5触发器,二、几种常用的时钟控制触发器,具有时钟脉冲控制的触发器称为“时钟控制触发器”或者“定时触发器”。时钟脉冲控制触发器的工作特点：由时钟脉冲确定状态转换的时刻(即何时转换？)；由输入信号确定触发器状态转换的方向(即如何转换？)。下面介绍四种最常用的时钟控制触发器。,5触发器,1.时钟控制R-S触发器,时钟控制R-S触发器的逻辑图和逻辑符号如图(a)、（b）所示。,（1）组成：由四个与非门构成。其中，与非门G1、G2构成基本R-S触发器；与非门G3、G4组成控制电路，通常称为控制门。,5触发器,（2）工作原理,具体如下：R=0,S=0：控制门G3、G4的输出均为1，触发器状态保持不变；R=0,S=1：控制门G3、G4的输出分别为1和0，触发器状态置成1状态；R=1,S=0：控制门G3、G4的输出分别为0和1，触发器状态置成0状态；R=1，S=1：控制门G3、G4的输出均为0，触发器状态不确定，这是不允许的。,当时钟脉冲没有到来（即C=0）时，不管R、S端为何值，两个控制门的输出均为1，触发器状态保持不变。,当时钟脉冲到来（即C=1）时，输入端R、S的值可以通过控制门作用于上面的基本R-S触发器。,5触发器,注意！时钟控制R-S触发器虽然解决了对触发器工作进行定时控制的问题，而且具有结构简单等优点，但依然存在如下两点不足：输入信号依然存在约束条件，即R、S不能同时为1；可能出现空翻现象。,由分析可知：时钟控制R-S触发器的工作过程是由时钟信号C和输入信号R、S共同作用的；时钟C控制转换时间，输入R和S确定转换后的状态。,（3）逻辑功能时钟控制R-S触发器的功能表、次态方程和约束条件与由或非门构成的R-S触发器相同。在时钟控制触发器中，时钟信号C是一种固定的时间基准，通常不作为输入信号列入表中。对触发器功能进行描述时，均只考虑时钟作用(C=1)时的情况。,5触发器,原因是在时钟脉冲作用期间，输入信号直接控制着触发器状态的变化。即当时钟C为1时，输入信号R、S发生变化，触发器状态会跟着变化，从而使得一个时钟脉冲作用期间引起多次翻转。“空翻”将造成状态的不确定和系统工作的混乱，这是不允许的。因此，时钟控制R-S触发器要求在时钟脉冲作用期间输入信号保持不变。由于时钟控制R-S触发器的上述缺点，使它的应用受到很大限制。,什么叫“空翻”？,引起空翻的原因是什么？,所谓“空翻”是指在同一个时钟脉冲作用期间触发器状态发生两次或两次以上变化的现象。,5触发器,2.D触发器,为了解决时钟控制R-S触发器在输入端R、S同时为1时状态不确定的问题，可对时钟控制R-S触发器的控制电路稍加修改，使之变成如下图(a)所示的形式，这样便形成了只有一个输入端的D触发器。其逻辑符号如图(b)所示。,修改后，控制电路在时钟脉冲作用期间(C=1时)，将输入信号D转换成一对互补信号送至基本R-S触发器的两个输入端，使基本R-S触发器的两个输入信号只可能是01或者10两种组合，从而消除了状态不确定现象，解决了对输入的约束问题。,5触发器,工作原理如下：当无时钟脉冲作用（即C=0）时，控制电路被封锁，无论D为何值，与非门G3、G4输出均为1，触发器状态保持不变。当时钟脉冲作用（即C=1）时，若D=0，则门G4输出为1，门G3输出为0，触发器状态被置0；若D=1，则门G4输出为0，门G3输出为1，触发器状态被置1。,由分析可知，在时钟作用时，D触发器状态的变化仅取决于输入信号D，而与现态无关。其次态方程为Q(n+1)=DD触发器的逻辑功能如右表所示。,5触发器,上述D触发器在时钟作用期间要求输入信号D不能发生变化，即依然存在“空翻”现象!电路工作波形如下：,为了进一步解决空翻问题，实际中广泛使用的集成D触发器通常采用维持阻塞结构，称为维持阻塞D触发器。,5触发器,典型维持阻塞D触发器的逻辑图和逻辑符号分别如图(a)和图(b)所示。,该触发器在时钟脉冲没有到来(C=0)时，无论D端状态怎样变化，都保持原有状态不变；当时钟脉冲到来(C=1)时，触发器在时钟脉冲的上升边沿将D端的数据可靠地置入。,5触发器,该触发器在上升沿过后的时钟脉冲期间，D的值可以随意改变，触发器的状态始终以时钟脉冲上升沿时所采样的值为准。由于利用了脉冲的边沿作用和维持阻塞作用，从而有效地防止了“空翻”现象。工作波形图如下：,5触发器,若输入D=1，在时钟脉冲的上升沿，把“1”送入触发器，使Q=1,。在触发器进入“1”状态后，由于置1维持线和置0阻塞线（S）的低电平0的作用，即使输入端D由1变为0，触发器的“1”状态维持不变；若D=0，时钟脉冲的上升沿将使触发器的状态变为Q=0,。由于置0维持线(R)和置1阻塞线(A)为低电平0，所以，即使输入端D由0变为1，触发器的状态也维持0态不变。可见，该电路保证了触发器的状态在时钟脉冲作用期间只变化一次。,维持阻塞D触发器的功能可归纳如下：,5触发器,维持阻塞D触发器的逻辑功能与前述D触发器的逻辑功能完全相同。实际中使用的维持阻塞D触发器有时具有几个D输入端，此时，各输入之间是相“与”的关系。例如，当有三个输入端D1、D2和D3时，其次态方程是Q(n+1)=D1D2D3由于维持阻塞D触发器的不存在对输入的约束问题，克服了空翻现象，抗干扰能力强。因此可用来实现寄存、计数、移位等功能。其主要缺点是逻辑功能比较简单。,5触发器,3.J-K触发器,在时钟控制R-S触发器中增加两条反馈线，将触发器的输出和交叉反馈到两个控制门的输入端，并把原来的输入端S改成J，R改成K，即可改进成J-K触发器。J-K触发器的逻辑图和逻辑符号如下图所示。,该触发器利用触发器两个输出端信号始终互补的特点，有效地解决了时钟控制R-S触发器在时钟脉冲作用期间两个输入同时为1将导致触发器状态不确定的问题。,5触发器,J=0,K=0：触发器状态不变。J=0,K=1：若原来处于0状态，触发器保持0状态不变；若原来处于1状态，触发器状态置成0。即JK=01时，触发器次态一定为0状态。J=1,K=0：若原来处于0状态，触发器状态置成1；若原来处于1状态，触发器保持1态不变。即JK=10时，触发器次态一定为1状态。,(1)无时钟脉冲(C=0)时，触发器保持原来状态不变。(2)时钟脉冲作用(C=1)时，与J、K相关。,J-K触发器的工作原理如下：,J=1,K=1：若原来处于0状态，触发器置成1状态；若原来处于1状态，触发器置成0状态。即JK=11时，触发器的次态与现态相反。,5触发器,归纳起来，J-K触发器的功能表如下表所示。,次态方程为,上述J-K触发器结构简单，且具有较强的逻辑功能，但依然存在“空翻”现象。为了进一步解决“空翻”问题，实际中广泛采用主从J-K触发器。,5触发器,主从J-K触发器的逻辑电路图及逻辑符号如图(a)和(b)所示。,主从J-K触发器由上、下两个时钟控制R-S触发器组成，分别为从触发器和主触发器。主触发器的输出是从触发器的输入，而从触发器的输出又反馈到主触发器的输入。主、从两个触发器的时钟脉冲是反相的。图中的RD和SD分别为直接置0端和直接置1端。逻辑符号中时钟端的小圆圈表示触发器状态的改变是在时钟脉冲的后沿(下降沿)产生的。,5触发器,工作原理无时钟脉冲时：主触发器被封锁，从触发器状态由主触发器状态决定，两者状态相同；时钟脉冲作用时：在时钟脉冲的前沿(上升沿)接收输入信号并暂存到主触发器中，此时从触发器被封锁，保持原状态不变。在时钟脉冲的后沿(下降沿)，主触发器状态传送到从触发器，使从触发器输出(即整个触发器输出)变到新的状态，而此时主触发器本身被封锁，不受输入信号变化的影响。即“前沿采样，后沿定局”。由于整个触发器的状态变化是在时钟脉冲的后沿发生的，因此解决了空翻的问题。,（主）,5触发器,主从J-K触发器与前面所述J-K触发器相比，仅进行了性能上的改进，逻辑功能完全相同。由于主从J-K触发器具有输入信号J和K无约束、无空翻、功能全、使用方便等优点，因此，应用广泛。,5触发器,4.T触发器,T触发器又称为计数触发器。如果把J-K触发器的两个输入端J和K连接起来，并把连接在一起的输入端用符号T表示，就构成了T触发器。相应的逻辑图和逻辑符号分别如图(a)和图(b)所示。,5触发器,T触发器的逻辑功能可直接由J-K触发器的次态方程导出。J-K触发器的次态方程为将该方程中的J和K均用T代替后，即可得到T触发器的次态方程：根据次态方程，可列出T触发器的功能表如下表所示。,功能：当T=1时，在时钟脉冲作用下状态翻转，相当于一位二进制计数器；当T=0时，触发器状态保持不变。,5触发器,上述T触发器也存在“空翻”现象，实际数字电路中使用的集成T触发器通常采用主从式结构，或者增加维持阻塞功能。集成T触发器的逻辑符号分别如图(a)、图(b)所示，它们除了在性能方面的改进外，逻辑功能与上述T触发器完全相同。,5触发器,三、集成触发器的主要参数,集成触发器的参数可以分为直流参数和开关参数两大类。下面以TTL集成JK触发器为例对几项主要参数进行介绍。,1.直流参数,（1）电源电流IE所有输入端和输出端悬空时电源向触发器提供的电流为电源电流IE，它表明该电路的空载功耗。,（2）低电平输入电流IiL当触发器某输入端接地，其他各输入、输出端悬空时，从接地输入端流向地的电流为低电平输入电流IiL，它表明对驱动电路输出为低电平时的加载情况。J-K触发器的该参数包括J、K端，时钟端和直接置0、置1端的低电平输入电流。,5触发器,（3）高电平输入电流IiH将各输入端(RD、SD、J、K、C等)分别接电源时，所测得的电流就是其高电平输入电流IiH，它表明对驱动电路输出为高电平时的加载情况。,（4）输出高电平VOH和输出低电平VOL触发器输出端Q或输出高电平时的对地电压值为VOH，输出低电平时的对地电压值为VOL。,5触发器,3.开关参数,(2)对时钟信号的延迟时间(tCPLH和tCPHL)从时钟脉冲的触发沿到触发器输出端由0状态变到1状态的延迟时间为tCPLH；从时钟脉冲的触发沿到触发器输出端由1状态变到0状态的延迟时间为tCPHL。一般，tCPHL比tCPLH约大一级门的延迟时间。,(3)对RD或SD端的延迟时间(tRLH、tRHL或tSLH、tSHL)从置0脉冲触发沿到输出端由0变为1的延迟时间为tRLH，到输出端由1变为0的延迟时间为tRHL；从置1脉冲触发沿到输出端由0变1的延迟时间为tSLH，到输出端由1变0的延迟时间为tSHL。,(1)最高时钟频率fmax最高时钟频率fmax是指触发器在计数状态下能正常工作的最高工作频率，它是表明触发器工作速度的一个指标。,实际应用中可查阅器件的性能参数表。,6计算机中常用的逻辑电路,加法器和算术逻辑单元译码器和编码器数据选择器触发器和寄存器、计数器阵列逻辑电路存储器芯片RAM和ROM通用阵列逻辑GAL复杂的可编程逻辑器件CPLD:MACH器件现场可编程门阵列FPGA器件,6计算机中常用的逻辑电路,计算机中常用的逻辑器件，包括组合逻辑电路和时序逻辑电路两大类别。组合逻辑电路的输出状态只取决于当前输入信号的状态，与过去的输入信号的状态无关，例如加法器，译码器，编码器，数据选择器等电路；时序逻辑电路的输出状态不仅和当前的输入信号的状态有关，还与以前的输入信号的状态有关，即时序逻辑电路有记忆功能，最基本的记忆电路是触发器，包括电平触发器和边沿触发器，由基本触发器可以构成寄存器，计数器等部件；从器件的集成度和功能区分，可把组合逻辑电路和时序逻辑电路划分成低集成度的、只提供专用功能的器件，和高集成度的、现场可编程的通用逻辑电路，例如通用阵列逻辑GAL，复杂的可编程逻辑器件CPLD，包括门阵列器件FPGA，都能实现多种组合逻辑或时序逻辑电路的功能，使用更方便和灵活。,6.1加法器和算术逻辑单元,加法器是计算机中最常用的组合逻辑器件，主要完成两个补码数据的相加运算，减法运算也是使用加法器电路完成的。一位的加法器可以完成对本位两个二进制数据和低一位送上来的一个进位信号的相加运算，产生本位的和以及送往高一位的进位输出信号。由多个一位的加法器，可以构成同时完成对多位数据相加运算的并行加法器，此时需要正确连接高低位数据之间的进位输入与输出信号。若各数据位之间的进位信号是逐位传送，被称为串行进位，当加法器的位数较多时，会使加法运算的速度大大降低；从加速加法进位信号的传送速度考虑，也可以实现多位的并行进位，各位之间几乎同时产生送到高位的进位输出信号。乘除法运算，也可以通过多次的循环迭代利用加法器完成。,6.1加法器和算术逻辑单元,计算机不仅要完成对数值数据的算术运算功能，还要完成对逻辑数据的逻辑运算功能，例如与运算，或运算等等。在计算机中，通常会把对数值数据的算术运算功能和对逻辑数据的逻辑运算功能，合并到一起用同一套电路实现，这种电路就是算术逻辑单元，英文缩写是ALU，用与、或、非门等电路实现，其设计过程和逻辑表达式在数字电路教材中有详细说明，这些内容是“数字逻辑和数字集成电路”的重点知识。多位的ALU不仅要产生算术、逻辑运算的结果，还要给出结果的特征情况，例如算术运算是否产生了向更高位的进位，结果是否为零，结果的符号为正还是为负，是否溢出等；对逻辑运算通常只能检查结果是否为零，不存在进位和溢出等问题。要ALU运算，就涉及选择参加运算的数据来源，要完成的运算功能，结果的处置方案，特征位的保存等多方面的问题。,6.2译码器和编码器,译码器电路，实现对n个输入变量，给出2n个输出信号的功能，每个输出信号对应n个输入变量的一个最小项。是否需要译码，通常可以用一或几个控制信号加以控制。译码器多用于处理从多个互斥信号中选择其一的场合。编码器电路，通常实现把2n个输入变量编码成n个输出信号的功能，可以处理2n个输入变量之间的优先级关系，例如在有多个中断请求源信号到来时，可以借助编码器电路给出优先级最高的中断请求源所对应的优先级编码。,6.3数据选择器,数据选择器又称多路开关，它是以“与-或”门、“与-或-非”门实现的电路，在选择信号的控制下，实现从多个输入通道中选择某一个通道的数据作为输出。在计算机中，按照需要从多个输入数据中选择其一作为输出是最常遇到的需求之一。例如，从多个寄存器中，选择指定的一个寄存器中的内容送到ALU的一个输入端，选择多个数据中的一个写入指定的寄存器，选择多个数据中的一个送往指示灯进行显示等等。,6.4触发器和寄存器、计数器,触发器是典型的时序逻辑电路，有记忆功能，最简单的可以由两个交叉耦合的“或非”门组成，2路输出分别为Q和/Q，两个输入分别为R和S。,或非,或非,当R为低电平，S为高电平时，会使/Q变为高电平，此时Q定变成低电平，在R恢复为高电平后，Q和/Q将保持不变，即记忆了本次变化。当S为低电平，R为高电平时，会使Q变为高电平，此时/Q定变成低电平，在S恢复为高电平后，Q和/Q也将保持不变，这是R-S触发器。,Q,/Q,R,S,与或非门,与或非门,/Q,Q,D,反相器,E,当把两个输入S和R变为一个D的互补输入后，可以通过控制信号E完成该触发器的写入操作，在E=1时，Q将随D而变化。,6.4触发器和寄存器、计数器,前面刚介绍的触发器属于电平触发方式，输入R和S不能同时为低电平，而且R、S和D在触发器写入期间应保持不变，否则产生操作错误。另外一种由3个基本触发器构成的是D型触发器，它属于边沿触发方式。输入信号D在触发脉冲CP的正跳变沿期间被写入触发器，其它时间D的变化不会影响触发器的状态。,与非1,与非2,与非4,与非6,与非3,与非5,/RD,/SD,Q,CP,/Q,D,D型触发器又被称为延时触发器，常用于构建寄存器，移位寄存器，计数器等部件。输入信号/SD和/RD用于触发器的清0和置1操作。,6.4触发器和寄存器、计数器,寄存器是计算机中的重要部件，用于暂存指令和数据等，通常多选用多个并行操作的D触发器或锁存器组成。一个寄存器所使用的触发器的数目被称为寄存器的位数，例如4位、8位等；从使用的角度，还可以通过另外几个控制信号，控制寄存器是否可以接受输入，输出的是正常逻辑电平还是高阻态，是否具有清0寄存器内容的功能。移位寄存器还多出了左右移位操作的功能。计数器是计算机和数字仪表中经常使用的一种电路，按时钟作用方式，可以分为同步和异步两大类，其中同步计数器线路略复杂但性能更好，用于脉冲分频和需要计数的场合，例如二进制或十进制计数。,6.5阵列逻辑电路,阵列逻辑电路是指逻辑元件在硅芯片上以阵列形式排列的器件，它占用芯片面积小，成品率高，用户可编程，使用灵活。阵列逻