基于信号完整性分析的PCB设计方法VIP

基于信号完整性分析的PCB设计方法【摘要】随着计算机和电子技术的不断发展，信号完整性分析成为解决高速系统设计的唯一有效途径，根据分析结果在相关问题上做出优化，从而能缩短设计周期。本文阐述了影响信号完整性的两个重要因素反射和串扰，并提出了相应的解决办法。【关键词】反射串扰信号完整性1信号完整性的基本概念和引发因素信号完整性是指信号在信号线上的质量，也就是在需要的时候电压达到期望的数值。在高速电路中，元件切换速度过快或者元件布置不合理等都能引起信号不完整的问题，主要包括串扰反射过冲与下冲震荡信号延迟等。反射就是信号在传输线上的回波现象，此时信号功率没有全部传到负载处。串扰是相邻信号线之间的不必要的耦合，信号线之间的互感和互容引起的噪声，分别引起耦合电流和耦合电压。过冲是因为电路切换速度过快或者反射引起的信号跳变，也就是信号的第一个峰值超过了设定电压，下冲指的是下一个谷值或峰值。振铃现象是反复出现过冲和下冲，振铃由反射等多种因素引起的。2反射的分析和解决方案信号沿传输线传播时，信号线上的瞬态阻抗变化越大反射越大，在典型数字系统中，驱动器的输出阻抗总是小于PCB信号线的特性阻抗，特性阻抗总小于接收器的输入阻抗，阻抗的不连续导致了反射的出现。印制板的走线类似于写真电路，板上的铜提供电感，负载提供电容，由谐振周期公式可知，走线短越短，电感和电容都小，所以周期短幅度小，走线长则反之，减小振铃效应的有效方法是串联一个电阻，电阻能提供阻尼，减小振铃幅度而几乎不影响速度，通常取25欧姆。而且由于驱动源存在内阻也能引起振铃现象。阻抗匹配有多种方式，并联终端匹配串联终端匹配戴维南终端匹配AC终端匹配和肖特基终端匹配。并联匹配是通过一个电阻将传输线末端接到电源或地上，电阻值要和传输线的特性阻抗匹配以消除反射，该电阻能吸收反射信号的能量，接到电源能提高驱动源的驱动能力，接到地能提高电流的吸收能力。该方法的优点是电路简单，缺点是终端匹配电阻会带来直流功率损耗和逻辑高电平的退化，串联匹配是在驱动器的输出端和信号线之间串联一个电阻，驱动器的输出阻抗和电阻的和必须和信号线特性阻抗匹配，在该方式中，信号线的电压只有一半的信号电压，而在接收端由于信号线的阻抗和接收器阻抗不匹配会导致同样幅度的反射，但是不会出现进一步的反射，因为匹配电阻在接收器端已经实现了终端匹配。这种方式损耗小，但是很难计算出电阻的精确值。戴维南终端匹配也叫双电阻终端匹配技术，一个电阻接电源。用来提高逻辑高电平，一个电阻接地用来提高逻辑低电平。该方式的优点是终端电阻能提高系统的噪声容限，减轻了驱动器的负担还能抑制信号过冲。缺点是电源和地之间总有一个常量电流，影响了静态功耗。AC终端匹配是由一个电阻和电容连接在传输线的负载的接地一端，电阻值和传输线特性阻抗要匹配，电容值的选取，一般保证RC时间常数大于传输线负载延时的二倍。该方式优点是电容隔离了直流通路，所以降低了功耗，如果恰当的选取电容值，能确保负载端的波形接近于理想的方波。缺点是信号线上可能出现抖动，这主要取决于之前数据位的模式，比如当电容充电到驱动器最高输出电平的时候，一个相反的数据位就要花费较长时间跨越阈值电平。肖特基二极管匹配方式，是在终端将两个二极管接到电源和地上，如果接收器上的电压超过偏置电压，二极管就会导通，从而对过冲进行抑制。该方式的优点是不用考虑阻抗的匹配，当传输线特性阻抗不清楚时更适合这种方法，而且功耗小，缺点是多次信号的反射的存在可能影响后续信号的行为。需要说明的是，如果导线很短，虽然发生了反射，但是被掩盖在上升沿中，所以不会存在潜在问题，当传输线延时小于上升沿的20%的时候，可以忽略振铃噪声。3串扰的分析和解决方案串扰是由电磁耦合形成的，分为容性耦合和感性耦合两种，容性耦合是由干扰源上的电压变化在被干扰对象上引起感应电流造成的电磁干扰，感性耦合反之，两种噪声同时存在。在相邻层平行布线引起的耦合干扰远远要大于在同一层平行布线。为了避免这个问题，相邻的电路层布线走向必须相互垂直。这种布线方式能减少耦合干扰是因为实际上干扰源与被干扰导线之间的干扰只集中在他们相互交叉的那个节点而已。对于相邻布线的信号来说，前端串扰在相对较长的平行布线时才会引起电路功能的失调。即使在非常小的线间距的情况下，在大于信号上升的距离5到6倍的距离以上串扰才会成为电路设计的一个问题。例如，对于一个1ns上升延的信号，前端串扰在760mm（30inches）的平行布线距离以下都不会达到最大值。而后端串扰在等同于信号上升距离的平行布线距离上基本就会达到最大。这个长度就被作为串扰的关键分析点。对已1ns上升沿的信号，后端串扰的参考长度大概在75mm（3inches），超过这个距离，后端耦合的幅度就不增加了。当平行布线的长度等于串扰参考距离或者大于这个距离时，串扰耦合的能量的大小是关于导线距离和导线到参考平面的距离的一个函数。大部分数字电路，10%的后端串扰是被允许的。为了将耦合限制在10%以下，带状线（在内层的线）的间距至少要大于线到参考平面的距离。如果导线到参考平面的距离是0.18mm，那么平行布线的距离至少应该是0.18mm。微带线（表层布线）的间距至少要是导线到参考平面距离的两倍。例如，如果导线到参考平面的距离是0.18mm，那么平行布线的间距至少应该是0.36mm。减少后端串扰的两种简单的方法是减少平行布线的距离或者增加平行布线的间距。虽然运用这两种方法对于整个板子的布线很难，但是对于重新布一部分线而完成设计目标来说并不是很难。串扰在小于一个临界长度的情况下正比于平行布线的长度，如果要减少50%的串扰，只需要将平行布线的长度减少到临界长度或者更小或者将平行布线的间距增加50%。将平行布线的间距增加一倍，那么串扰会减少到原来的1/4，因此当将平行布线的间距增加50%（例如从0.2mm到0.3mm）将减少50%的耦合。4结束语在pcb设计中，信号完整性问题是不可避免的，作为设计者只能通过分析优化设计使该问题达到可以接受的程度，传统方式是先设计样板，然后进行测试和调试，并没有进行完整性分析，这样会造成资金的浪费和设计周期的延长。造成很多设计者忽略完整性分析的原因，可能在低速电路中完整性分析看起来并不是必须的，但是在高速电路