第3章 组合逻辑门电路.ppt

,概述,3.1逻辑门电路,所谓组合电路就是任意时刻的输出信号仅取决于该时刻的输入信号，而与信号在作用前电路原来所处的状态无关。,数字系统,组合逻辑电路,时序逻辑电路,组合逻辑门电路,概述,3.1逻辑门电路,组合电路可以有一个或多个输入端和输出端。图中A,BC表示输入信号，F,.G表示输出信号。,概述,3.1逻辑门电路,也可以表示为：下图中A1,A2An表示输入信号，F1,F2.Fm表示输出信号。,概述,3.1逻辑门电路,输出信号的逻辑函数表达式可写成F1=f1(A1,A2.An)F2=f2(A1,A2.An)Fm=fm(A1,A2.An),3.1逻辑门电路3.2逻辑函数的实现3.3组合逻辑电路的分析3.4组合逻辑电路的设计3.5组合逻辑电路的的竞争和冒险3.6本章知识回顾,章节内容安排,二、复合逻辑门电路,3.1逻辑门电路,“异或”电路的特殊功能,二、复合逻辑门电路,3.1逻辑门电路,奇数个“1”相异或结果为“1”。偶数个“1”相异或结果为“0”。,奇偶检测电路,例题,二、复合逻辑门电路,3.1逻辑门电路,对约束的认识不到位;,卡诺图化简一定要画圈;,对偶式、反函数既不能改变结构又不能化简。,对积之和与和之积关系（与或、或与）;,未体现第一章作业没加注学号。,3.1逻辑门电路3.2逻辑函数的实现3.3组合逻辑电路的分析3.4组合逻辑电路的设计3.5组合逻辑电路的的竞争和冒险3.6本章知识回顾,章节内容安排,3.4组合逻辑电路的设计,设计步骤,设计步骤(1)按文字描述的逻辑命题写出真值表。这是十分重要的一步。具体为：先分析设计要求，设置输入、输出变量，设定逻辑状态1和0的含义，然后再按逻辑功能的要求列出真值表。(2)由真值表写出函数表达式，并化简。有时为便于考虑最优化方案，可先由真值表写出与或表达式(方法见下面)。,3.4组合逻辑电路的设计,设计步骤,当采用小规模集成电路设计时，则要根据所选用的门进行函数化简，以求用最少的门来实现。化简时，可通过卡诺图法(直接根据真值表填图化简)，也可通过代数法(根据表达式进行化简)。当采用中、大规模集成电路设计时，有时可能需对表达式进行适当的变换，以适应所需门的需要，然后再用最少的集成块来实现。(3)画出相应的逻辑图。,3.4组合逻辑电路的设计,一、单输出组合逻辑电路的设计,【例】设计一个组合逻辑电路，其输入ABCD为8421BCD码。当输入BCD数能被4或5整除时，电路输出F=1，否则F=0。试分别用或非门与或非门实现。,3.4组合逻辑电路的设计,一、单输出组合逻辑电路的设计,解：根据题意，可列出该电路的真值表和卡诺图如下所示；,3.4组合逻辑电路的设计,一、单输出组合逻辑电路的设计,从卡诺图读出F的最简或与式为，利用摩根定律对其变换得,由此得到用或非门和与或非门实现的电路如图所示。,3.4组合逻辑电路的设计,一、单输出组合逻辑电路的设计,(a)或非门实现；(b)与或非门实现,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,【例2】某厂有A、B、C三个车间和Y、Z两台发电机。如果一个车间开工，启动Z发电机即可满足使用要求；如果两个车间同时开工，启动Y发电机即可满足使用要求；如果三个车间同时开工，则需要同时启动Y、Z两台发电机才能满足使用要求。试仅用与非门和异或门两种逻辑门设计一个供电控制电路，使电力负荷达到最佳匹配。,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,解用“0”表示该厂车间不开工或发电机不工作，用“1”表示该厂车间开工或发电机工作。为使电力负荷达到最佳匹配，应该根据车间的开工情况即负荷情况，来决定两台发电机的启动与否。因此，此处的供电控制电路中，A、B、C是输入变量，Y、Z是输出变量。由此列出电路的真值表如表所示。,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,电路图,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,加法器是一种算术运算电路，其基本功能是实现两个二进制数的加法运算。计算机CPU中的运算器，本质上就是一种既能完成算术运算、又能完成逻辑运算的单元电路，简称算术逻辑单元ALU（ArithmeticLogicalUnit）。,加法器,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,1.半加器和全加器1)半加器仅对两个一位二进制数Ai和Bi进行的加法运算称为“半加”(不考虑进位)。实现半加运算功能的逻辑部件叫做半加器（HalfAdder），简称HA。,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,图半加器的真值表和逻辑符号(a)真值表；(b)国标符号；(c)惯用符号,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,其中的Ai和Bi分别表示被加数和加数输入，Si为本位和输出，Ci+1为向相邻高位的进位输出，“”为加法器的限定符，“CO”为运算单元进位输出的限定符。半加器的输出逻辑函数表达式为,可见，用1个与门和1个异或门就可以实现半加器电路。,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,2)全加器对两个1位二进制数Ai和Bi连同低位来的进位Ci-1进行的加法运算称为“全加”。实现全加运算功能的逻辑部件叫做全加器（FullAdder），简称FA。在多位数加法运算时，除最低位外，其它各位都需要考虑低位送来的进位。,表全加器真值表,-1,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,例3.4.3设计一个加法器全加器。为了说明其组成原理，首先分析一下二进制的加法运算。设二进制数A=1011,B=1110，求和。1011A1110B+)1110Ci-1(来自低位的进位)11001A+B,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,解：根据全加器功能列真值表。由真值表得到函数表达式，并用代数法化简、变换，得：,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,画逻辑图如图所示。,图（a）用异或门等构成的全加器,=1,B,i,A,i,=1,&,&,1,C,i-,1,1,A,i,B,i,S,i,=A,i,C,i-,1,C,i,C,i,=C,i-,1,(,A,i,B,i,)+,A,i,B,i,B,i,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,画逻辑图如图所示。,图（b）用与非门等构成的全加器,=1,B,i,A,i,=1,&,&,C,i-,1,A,i,B,i,S,i,=A,i,C,i-,1,C,i,C,i,=C,i-,1,(,A,i,B,i,)+,A,i,B,i,B,i,&,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,画逻辑图如图所示。,图（b）用与非门等构成的全加器,=1,B,i,A,i,=1,&,&,C,i-,1,A,i,B,i,S,i,=A,i,C,i-,1,C,i,C,i,=C,i-,1,(,A,i,B,i,)+,A,i,B,i,B,i,1,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,图全加器逻辑符号(b)国标符号；(c)惯用符号,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,【例3】用门电路设计一个将8421BCD码转换为余3码的变换电路。解：分析题意，列真值表。该电路输入为8421BCD码，输出为余3码，因此它是一个四输入、四输出的码制变换电路。,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,8421转余3码真值表,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,选择器件，写出输出函数表达式。题目没有具体指定用哪一种门电路，因此可以从门电路的数量、种类、速度等方面综合折衷考虑，选择最佳方案。该电路的化简过程卡诺图所示，首先得出最简与或式，然后进行函数式变换。,3.4组合逻辑电路的设计,二、多输出组合逻辑电路的设计,画逻辑电路。逻辑图如图所示。,例把0，1，2，7这八个数编成二进制代码，其框图如下所示。,图三位二进制编码方框图,三、编码器设计,解显然这就是三位二进制编码器。首先，确定编码矩阵和编码表，分别如图和表所示。,三位二进制代码编码矩阵,三、编码器设计,A=4+5+6+7B=2+3+6+7C=1+3+5+7,表三位二进制编码表,三、编码器设计,A=4+5+6+7B=2+3+6+7C=1+3+5+7,图三位二进制编码器,三、编码器设计,A=4+5+6+7B=2+3+6+7C=1+3+5+7,3.1逻辑门电路3.2逻辑函数的实现3.3组合逻辑电路的分析3.4组合逻辑电路的设计3.5组合逻辑电路的的竞争和冒险3.6本章知识回顾,章节内容安排,3.5组合逻辑电路的的竞争和冒险,冒险的产生,前面分析设计组合电路时，都是在信号稳态情况下讨论的，实际电路工作时，信号变化需要时间，门电路对信号也产生一定的延时，而各个门的延时不尽相同，因此若干个彼此独立的输入信号就不可能恰好同时变化，即使同一信号经过不同的通路到达某个门的输入端也会有先有后，于是产生时差，这种现象称为竞争。,1.竞争冒险现象,3.5组合逻辑电路的的竞争和冒险,由于竞争就有可能使电路的输出信号在变化过程中出现非正常的干拢脉冲（又称毛刺），有时会影响电路的正常工作，这种现象称为冒险现象。,如图电路：,A,A,（1）“偏1”型冒险,冒险的产生,3.5组合逻辑电路的的竞争和冒险,由于存在门延迟，但由于出现负尖脉峰，在脉峰期间不满足,称为“偏1”型冒险。,冒险的产生,3.5组合逻辑电路的的竞争和冒险,（2）“偏0”型冒险,3.5组合逻辑电路的的竞争和冒险,（2）“偏0”型冒险,有0出0，全1出1,A,B,FAB,0,1,0,1,“1”型冒险,无冒险,3.5组合逻辑电路的的竞争和冒险,可见当两信号向相反方向变化时，产生冒险。,A,B,FAB,有1出1，全0出0,无冒险,临界竞争,临界竞争,3.5组合逻辑电路的的竞争和冒险,判别冒险,1.代数法如果一个函数在输入信号的某种组合下，输出函数出现或的形式，则该电路就可能出现冒险现象。,3.5组合逻辑电路的的竞争和冒险,判别冒险,【例题】检查如图所示电路是存在冒险,解,令BC1，则F即该电路存在“偏1”型冒险。,3.5组合逻辑电路的的竞争和冒险,判别冒险,【例题2】检查如图所示电路是否存在冒险,解,令AB0则F说明存在“偏0”型冒险。,3.5组合逻辑电路的的竞争和冒险,判别冒险,2.卡诺图法将电路的输出函数用卡诺图表示出来，如发现卡诺图中用“1”或“0”格所画卡诺圈有相切现象，说明该电路有可能存在逻辑冒险。,3.5组合逻辑电路的的竞争和冒险,二、判别冒险,【例题】用卡诺图法判断如图电路有无冒险,3.5组合逻辑电路的的竞争和冒险,解画出输出函数的卡诺图,3.5组合逻辑电路的的竞争和冒险,解画出输出函数的卡诺图,相切，存在冒险现象,3.5组合逻辑电路的的竞争和冒险,解画出输出函数的卡诺图,相切，存在冒险现象,卡洛圈相切，卡洛项相邻,3.5组合逻辑电路的的竞争和冒险,三、消除冒险,当组合逻辑电路存在险象时，可以采取修改逻辑设计、增加选通电路、增加输出滤波等多种方法来消除险象。后两种方法或增加电路实现复杂性。因此，此处只介绍通过修改逻辑设计来消除险象的方法。,3.5组合逻辑电路的的竞争和冒险,三、消除冒险,1.修改逻辑设计在原电路中增加一个多余项，这样既达到消除冒险现象的目的，又不会改变原电路的逻辑功能。如在上例电路的卡诺图中，在具有相切的卡诺圈中，再画一个搭接圈将它们搭接起来。即可消除冒险现象。,3.5组合逻辑电路的的竞争和冒险,三、消除冒险,3.5组合逻辑电路的的竞争和冒险,三、消除冒险,【例】采用修改逻辑设计的办法，消除函数存在的险象。,3.5组合逻辑电路的的竞争和冒险,三、消除冒险,【例】采用修改逻辑设计的办法，消除函数存在的险象。,3.5组合逻辑电路的的竞争和冒险,三、消除冒险,【例】采