常用时序电路设计.ppt

可编程逻辑设备应用程序，常用时序电路设计，演示者：Liu Li工作地点：行政大楼504电话：135009682625 e _ mail:liuli QQ:28605541，电子专业核心课程，主要内容，触发器沿上升触发器d触发器异步重置沿上升触发的d触发器异步位置上升触发的d触发器沿异步重置和位置上升触发的d触发器同步重置沿上升触发的d触发器同步重置沿上升触发的d触发器同步位置上升触发的d触发器异步重置和时钟生成，根据上升触发的d触发器，根据上升触发的d触发器参考设计，数据生成时间和保留时间必须满足。 /* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * Inputd、CP；OutputqRegqalways (posed gecp)beginq=d；Endendmodule、/* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *异步重置、异步重置Inputd、cp、resetOutputqRegqalways (posedgcpornegereset)beginif(reset=1 B0)q=1 B0；elseq=d；Endendmodule、异步重置、上游d触发器、/* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *Inputd、cp、setOutputqRegqalways (posedgornegigeset)beginif(set=1 B0)q=1 B1；elseq=d；Endendmodule、异步重置和位置设置、触发的d触发器中的上升、/* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *Inputd、cp、reset、setOutputqRegqalways (posedgornegeresetornegigeset)beginif(reset=1 B0)q=1 B0；else if(set=1 B0)q=1 B1；elseq=d；Endendmodule，重置同步，触发上升的d触发器，/* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *Inputd、cp、resetOutputqRegqalways (posedge CP)begin if(reset=1 B0)q=1 B0；elseq=d；Endendmodule，同步设置，触发上升的d触发器，/* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *。Inputd、cp、setOutputqRegqalways (posedge CP)begin if(pset=1 B0)q=1 B1；elseq=d；Endendmodule、/* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *Inputdata、clk、reset、en；OutputqRegqalways (posed gelectric)beginif(reset=1 B0)q=1 B0；else if(en=1 B1)q=data；Endendmodule、异步重置和时钟动作、沿触发的d触发器上升、诗ftregister、移位寄存器是在时钟脉冲的作用下逐位移动寄存器中的数据的逻辑电路。主要功能：串行和转换串行输入串行输出并行输入串行输出、串行发送移位寄存器、默认串行输入寄存器原理图8位移位寄存器由8个d触发器组成，在时钟信号的作用下，前级数据向后移动。/* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *Inputdin、clkOutputdoutRegdoutReg tmp 1、tmp 2、t MP3、t MP4、tmp 5、tmp 6、tmp 7；always (posedge clk)begin tmp 1=din；Tmp2=tmp1Tmp3=tmp2Tmp4=tmp3Tmp5=tmp4Tmp6=tmp5Tmp7=tmp6Dout=tmp7图中显示了Endendmodule、串行和串行移位寄存器参考设计、串行和输出shiftregister、4位串行输入并行输出移位寄存器的逻辑电路。寄存器由四个同步d触发器组成。这个d触发器的r端是异步的0端。* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *Inputdin、clk、clroutput33:0q；reg3:0q；always (posedgelectedgclr)begin if(clr=1 B0)q=4 b 0000；els eq0=din；Q=q1Endendmodule、移位寄存器参考设计的串行和输出、shiftregister的串行输出、将寄存器组的二进制集并行合并到寄存器组中，以及寄存器内的数据串行输出。1个基本针，同步集成到串行移位寄存器：并行输出输入端：data时钟脉冲输入端：clk负载数据端：load串行数据输出端：dout、/* * * * * * * * * * * * * * * * * *32 * * * * * * * * * * * * * * * * * * * * */module shift 3(clk、din、load、q) Inputclk、loadinput33:0din；OutputqRegqreg:0tmp；always (posedge clk)begin if(load=1 B1)tmp=din；Elsebegintmp=tmp1tmp0=1 B0；endq=tmp3；Endendmodule、用于定时、分频和同步脉冲生成的常用定时设备shiftregister参考设计、计数器设计。触发方法：同步计数器和异步计数器。最简单的计数器设计是cnt=cnt 1，但可能不会获得最佳结果。设计只能用于单个增加或减少计数功能的默认计数器。没有其他控制纵断面。以增量计数器为例，介绍VerilogHDL设计方法。增量计数器基本针：时钟输入：clk计数输出：cnt，VerilogHDL参考设计(1)，modulecount(clk，CNT)；Inputclkoutput233600CNT；reg233600CNT；always (posedge clk)begin if(CNT=7)CNT=0；elsec nt=CNT 1；Endendmodule，模块CNT (clk，CNT)；Inputclkoutput233600CNT；reg233600CNT；reg233600next _ CNT；always (CNT)begin case(CNT)3 h 0: next _ CNT=3 h1；3 h1:next _ cnt=3 h23 h 2330next _ CNT=3 H33 h3:next _ cnt=3 h43 h4:next _ cnt=3 h53 h5:next _ cnt=3 h63 h6:next _ cnt=3 h73 h7:next _ cnt=3 h0Default:next _ cnt=3 b000endcaseendalways (posedge clk)CNT=next _ CNT；Endmodule、VerilogHDL参考设计(2)、问题事故、1。上面描述的柜台多少钱？2.自行设计同步模块12计数器。3 .基于2进行修改，设计具有异步复位的模块12计数器。同步重置模块12计数器如何设计？项目设计1，1，实施具有目的(1)计数允许和重置结束的十进制、六进制和60进制计数器；(2)掌握计数器类型模块的说明方法。(3)掌握VeriogHDL模块的分层设计方法。其次，说明计数器是数字电路系统中最基本的功能模块之一。设计允许和重置输入和进位输出的计数器所需的十进制、六进制和百进制计数器。计数钟可以使用1Hz信号并使用LED显示仪表值。在此设计中，需要通过仿真和测试两种方法验证计数器的功能。实验时，可以修改十进制计数器的设计，得到六进制、百进制计数器。三、设计要求(1)完成每个模块的VerilogHDL设计代码。(2)进行功能模拟；(3)下载并验证计数器功能。(4)需要从60进制计数器到6进制计数器和10进制计数器编译回路时，绘制设计连接图，完成设计编码和验证。项目设计2，模拟74LS160芯片HDL设计，分配器设计，2的整数二次配电装置设计；甚至还设计了分频电路；占空比是1336015分频电路设计。Verilog语言完成时钟信号CLK的2分频、4分频、8分频、16分频。这也是最简单的分频电路，只需要一个计数器。，2，4，8，16对于分频电路设计、电路的功能模拟波形、6分频电路设计和实现分频乘法器不是2的整数二次功率，只需对源代码的计数器进行计算控制。例如，可以使用Verilog在时钟信号中要求6分频分频器、电路的模拟波形图、硬件设计中要求双工信号而不是1:1。此时，占空比使用生成分频信号的计数器方法，而不是1:1。以下源代码描述输入时钟信号为16分频，分频信号为1333615的占空比。也就是说，高电位的脉冲宽度是输入时钟信号的一个周期。占空比1333615分频电路设计，电路模拟波形，数字管上显示十进制秒数，工作分析：1。系统时钟(50MHz)需要分频，1Hz分频时钟。分频时钟的十进制计算。将计数器计数结果发送到数字管解码器。4.选择数码管显示。、在数字管道中显示十进制秒数的回路框图：数字管道解码回路、比特选择信号生成、4位BCD代码传输、0，seg 7.0，0，0、led 0、led 1、led 2、led 3、系统时钟分频电路、十进制计数器、clk _ 1s、cnt10.0，rst，4位元led数字管，显示9527，作业分析：依次打开4个数字管，每个数字管显示0.01s至0.1s。视觉持续性效果导致显示四个不同的数字。设计理念：1。打开scan0时将“9”分配给abcdefg行2。打开scan1时将“5”分配给abcdefg行3。打开scan2时将“2”分配给abcdefg行4。打开scan3时，abcdefg行显示“9527”作为“7”、“7”、“，”、“，”、“，”、“，”、4位led数字管道，回路块图：0，num _ BCD，3.0，seg 7.0，0，0，scan3.0，led 0，led 1，led 2，led 3，作为4位led数字管道的“9527”，(2)扫描信号