《EDA技术及应用》朱正伟-三-四-五章部分课后题答案

第三章第三章 3-53-5 设计一个设计一个 4 4 选选 1 1 多路选择器，当选择输入信号分别取多路选择器，当选择输入信号分别取“00”“00” 、 “01”“01” 、 “10”“10”和和“11”“11”时，输出信号分别与一路输入信号相连。时，输出信号分别与一路输入信号相连。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MAX4_1 IS PORT(A,B,C,D,S1,S2 : IN STD_LOGIC; Y : OUT STD_LOGIC); END ENTITY MAX4_1; ARCHITECTURE HF1 OF MAX4_1 IS SIGNAL SS : STD_LOGIC_VECTOR (0 TO 1); BEGIN SS Y Y Y Y NULL; END CASE; END PROCESS; END HF1; 3-63-6 设计一个设计一个 7 7 人表决电路，参加表决者人表决电路，参加表决者 7 7 人，同意为人，同意为 1 1，不同意为，不同意为 0 0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。 设计思路设计思路：根据 7 人表决电路设计要求，7 人中至少有 4 个通过才可以表决通 过，故可以在程序中设置一个变量 TEMP，使其在表决电路中遇 1 则加 1，遇 0 则加 0（设计中 1 表示通过，0 表示不通过） 。当 TEMP=4 时，表示表决通过， 当 TEMPOUTPUTOUTPUT=1; END CASE ; END PROCESS; END BEHAVE; 第四章第四章 4-64-6 试写出试写出 4 4 选选 1 1 多路选择器多路选择器 VHDLVHDL 描述。选择控制信号为描述。选择控制信号为 S1S1 和和 S0,S0, 输入信号为输入信号为 A A，B B，C C，D D，输出信号为，输出信号为 Y Y。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41A IS PORT (A,B,C,D,S0,S1:IN STD_LOGIC; -输入信号 Y:OUT STD_LOGIC); -输出信号 END ENTITY MUX41A; ARCHITECTURE ONE OF MUX41A IS SIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN S Y Y Y YNULL; -其它情况为空值 END CASE; -CASE 语句结束 END PROCESS; -PROCESS 进程语句结束 END ARCHITECTURE ONE; 4-74-7 使给出使给出 1 1 位全减器的位全减器的 VHDLVHDL 描述描述, ,要求要求: :首先设计首先设计 1 1 位半减器位半减器, ,然然 后用例化语句将它们连接起来。设后用例化语句将它们连接起来。设 X X 为被减数，为被减数，Y Y 为减数，为减数，SUB_INSUB_IN 是借位输入，是借位输入，DIFFDIFF 是输出差是输出差,SUB_OUT,SUB_OUT 是借位输出。是借位输出。 (1.1)：实现 1 位半减器 H_SUBER(DIFF=X-Y；S_OUT=1,XY) LIBRARY IEEE; -半减器描述(1):布尔方程描述方法 USE IEEE.STD_LOGIC_1164.ALL; ENTITY H_SUBER IS PORT( X,Y: IN STD_LOGIC; DIFF,S_OUT: OUT STD_LOGIC); END ENTITY H_SUBER; ARCHITECTURE HS1 OF H_SUBER IS BEGIN DIFF YIN, DIFF=A, S_OUT=B); U2:H_SUBER PORT MAP(X=A, Y=SUB_IN, DIFF=DIFF_OUT,S_OUT=C); SUB_OUT = C OR B; END ARCHITECTURE FS1; 二进制全加器，元件声明与元件例化（二进制全加器，元件声明与元件例化（COMPONENT,PORTCOMPONENT,PORT MAPMAP） /或门 LIBRARY IEEE; ； USE IEEE.STD_LOGIC_1164.ALL; ENTITY OR2A IS PORT(A,B : IN STD_LOGIC; C : OUT STD_LOGIC); END OR2A; ARCHITECTURE ART1 OF OR2A IS BEGIN C=A OR B; END ART1; /半加器； LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY H_ADDER IS PORT(A,B : IN STD_LOGIC; CO,SO: OUT STD_LOGIC); END H_ADDER; ARCHITECTURE ART2 OF H_ADDER IS BEGIN SO CIN,CO=F,SO=SUM); U3:OR2A PORT MAP(D,F,COUT); END ART3; 第五章第五章 5-1.5-1.试说明实体端口模式试说明实体端口模式 BUFFERBUFFER 和和 INOUTINOUT 的不同之处？的不同之处？ 答： BUFFER 端口：缓冲模式，具有读功能的输出模式，即信号输 出到实体外部，但同时也在内部反馈使用，不允许作为双向端口使 用。而 INOUT 端口：双向模式，即信号的流通是双向的,既可以对此 端口赋值，也可以通过此端口读入数据。 5-2.VHDL5-2.VHDL 的数据对象有哪几种？它们之间有什么不同？的数据对象有哪几种？它们之间有什么不同？ 答：VHDL 的数据对象有三种：信号、变量、常量。 它们之间的的区别如下： 信号赋值至少有 延时，而变量和常量没有;信号除当前值外，有 许多相关信息，变量只有当前值，常量的值在设计实体中始终不变; 进程对信号敏感而对变量及常量不敏感;信号可以是多个进程的全局 信号，变量只在定义它们的顺序域可见，而常量的使用范围取决于 它被定义的位置;信号是硬件连线的抽象描述信号赋值，赋值符号 = 而变量和常量的赋值符号 :=。 5-3.5-3.说明下列各定义的意义：说明下列各定义的意义： S SI IG GN NA AL L a a , , b b , , c c : : B BI IT T : : = =0 0; ; C CO ON NS ST TA AN NT T T TI IM ME E1 1 , , T TI IM ME E2 2 : : T TI IM ME E : : 2 20 0n ns s ; ; V VA AR RI IA AB BL LE E x x , , y y , , z z : : S ST TD D_ _L LO OG GI IC C ：= =x x; ; 答：定义 3 个位数据类型的信号 A、B、C,它们取值为 0； 1 定义 2 个时间数据类型的常量 TIME1、TIME2,它们值为 20NS; 2 定义 3 个标准逻辑位 STD_LOGIC 数据类型的变量 X、Y、Z,它们 3 的值是强未知的。 5-4.5-4.什么是重载函数？重载运算符有何用处？如何调用重载运算符什么是重载函数？重载运算符有何用处？如何调用重载运算符 函数？函数？ 答：为了方便各种不同数据类型间的运算，VHDL 允许用户对原有的 基本操作符重新定义，赋予新的含义和功能，从而建立一种新的操 作符，这就是重载操作符，定义这种操作符的函数成为重载函数。 重载运算符的作用是为了方便各种不同的数据类型间的运算。要调 用重载运算符函数，先要在程序包中进行函数体的定义，调用的格 式如下 ： X =函数名（参数 1，参数 2，） 参 数个数和类型与所定义的函数要保持一致。 5-5.5-5.数据类型数据类型 BITBIT INTEGERINTEGER BOOLEANBOOLEAN 分别定义在哪个库中？哪分别定义在哪个库中？哪 些库和程序包总是可见的？些库和程序包总是可见的？ 答：数据类型 BIT INTEGER BOOLEAN 均定义在 STD 库中。IEEE 库和程序包 STD_LOGIC.1164 、STD_LOGIC_UNSIGNED、STD_LOGIC_SIGNED、STD_LOGIC_ARITH 等 总是可见的。 5-6.5-6.函数和过程有什么区别？函数和过程有什么区别？ 答：子程序有两种类型，即过程（PROCEDURE)和函数（FUNCTION)。 它们的区别在于：过程的调用可以通过其界面获得多个返回值，而 函数只能返回一个值；在函数入口中，所有参数都是输入参数，而 过程有输入参数、输出参数和双向参数；过程一般被看作一种语句 结构，而函数通常是表达式的一部分；过程可以单独存在，而函数 通常作为语句的一部分调用。 5-7.5-7.若在进程中加入若在进程中加入 WAITWAIT 语句，应注意哪几个方面的问题？语句，应注意哪几个方面的问题？ 答：应注意以下问题：已列出敏感信号的进程中不能使用任何形 1 式的 WAIT 语句；一般情况下，只有 WAIT UNTIL 格式的等待语句 2 可以被综合器所接受，其余语句格式只能在 VHDL 仿真器中使用； 在使用 WAIT ON 语句的进程中，敏感信号量应写在进程中的 WAIT 3 ON 语句后面；在不使用 WAIT ON 语句的进程中，敏感信号量应在 4 开头的关键词 PROCESS 后面的敏感信号表中列出。 5-8.5-8.哪些情况下需用到程序包哪些情况下需用到程序包 STD_LOGIC_UNSIGNED?STD_LOGIC_UNSIGNED?试举一例。试举一例。 答：调用数据类型变换函数或重载运算符函数时；定义 1 2 UNSIGNED 类型的数据时。举例如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; IF TEMP=THEN TEMP:= ; ELSE TEMP:=TEMP+16;END IF; 5-9.5-9.为什么说一条并行赋值语句可以等效为一个进程？如果是这样为什么说一条并行赋值语句可以等效为一个进程？如果是这样 的话，怎样实现敏感信号的检测？的话，怎样实现敏感信号的检测？ 答：因为信号赋值语句的共同点是赋值目标必须都是信号，所有赋 值语句与其它并行语句一样，在结构体内的执行是同时发生的，与 它们的书写顺序没有关系，所以每一信号赋值语句都相当于一条缩 写的进程语句。由于这条语句的所有输入信号都被隐性地列入此缩 写进程的敏感信号表中，故任何信号的变化都将相关并行语句的赋 值操作，这样就实现了敏感信号的检测。 5-10.5-10.比较比较 CASECASE 语句和语句和 WITH_SELECTWITH_SELECT 语句，叙述它们的异同点？语句，叙述它们的异同点？ 答：相同点：CASE 语句中各子句的条件不能有重叠，必须包容所有 的条件；WITH_SECLECT 语句也不允许选择值有重叠现象，也不允许 选择值涵盖不全的情况。另外，两者对子句各选择值的测试都具有 同步性，都依赖于敏感信号的变化。不同点：CASE 语句只能在进程 中使用，至少包含一个条件语句，可以有多个赋值目标； WITH_SECLECT 语句根据满足的条件，对信号进行赋值，其赋值目标 只有一个，且必须是信号。 5-11.5-11.将以下程序段转换为将以下程序段转换为 WHEN_ELSEWHEN_ELSE 语句：语句： P PR RO OC CE ES SS S ( (a a , , b b , ,c c , ,d d) ) B BE EG GI IN N I IF F a a= =0 0A AN ND D b b= =1 1T TH HE EN N N NE EX XT T1 1 = =1 11 10 01 1; ; E EL LS SE EI IF F a a= =0 0T TH HE EN N N NE EX XT T1 1 = =d d; ; E EL LS SE EI IF F b b= =1 1T TH HE EN N N NE EX XT T1 1 = =c c; ; E EL LS SE E N NE EX XT T1 1 = =1 10 01 11 1; ; E EN ND D I IF F; ; E EN ND D P PR RO OC CE ES SS S; ; 原程序转换如下原程序转换如下: : ARCHITECTURE one OF mux IS BEGIN PROCESS (a , b ,c ,d) BEGIN NEXT1 =1101WHEN a=0AND b=1ELSE d WHEN a=0ELSE c WHEN b=1ELSE 1011; END one; END PROCESS; 5-125-12 使给出一位全减器的算法描述、数据流描述、结构描述和混合使给出一位全减器的算法描述、数据流描述、结构描述和混合 描述。描述。 数据流描述： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY F_SUB1 IS PORT( A,B :IN STD_LOGIC; CIN :IN STD_LOGIC; DIFF,COUT : OUT STD_LOGIC ); END; ARCHITECTURE A OF F_SUB1 IS SIGNAL S :STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN S DIFF=0;COUT DIFF=1;COUT DIFF=1;COUT DIFF=0;COUT DIFF=1;COUT DIFF=0;COUT DIFF=0;COUT DIFF=1;COUT DIFF=X;COUT=X; END CASE; END PROCESS; END A; 行为描述： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY F_SUB4 IS PORT( A,B,CIN : IN STD_LOGIC; DIFF,COUT : OUT STD_LOGIC ); END; ARCHITECTURE A OF F_SUB4 IS BEGIN DIFF=A XOR B XOR CIN; COUT=(NOT A AND B) OR (NOT A AND CIN) OR (B AND CIN); END A; 5 5- -1 13 3用用V VH HD DL L描描述述下下列列器器件件的的功功能能： （1）十进制BCD 码编码器，输出使能为低电平有效。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY BIN_BCD IS PORT( BIN : IN INTEGER RANGE 0 TO 20; -ENA : IN STD_LOGIC; BCD_OUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END; ARCHITECTURE A OF BIN_BCD IS BEGIN BINARY_BCD : BLOCK BEGIN BCD_OUT = WHEN BIN = 0 ELSE WHEN BIN = 1 ELSE WHEN BIN = 2 ELSE WHEN BIN = 3 ELSE WHEN BIN = 4 ELSE WHEN BIN = 5 ELSE WHEN BIN = 6 ELSE WHEN BIN = 7 ELSE WHEN BIN = 8 ELSE WHEN BIN = 9 ELSE WHEN BIN = 10 ELSE WHEN BIN = 11 ELSE WHEN BIN = 12 ELSE WHEN BIN = 13 ELSE WHEN BIN = 14 ELSE WHEN BIN = 15 ELSE WHEN BIN = 16 ELSE WHEN BIN = 17 ELSE WHEN BIN = 18 ELSE WHEN BIN = 19 ELSE WHEN BIN = 20 ELSE ; END BLOCK; END A; （2）时钟（可控） RS触发器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY FFRS IS PORT(S,R: IN STD_LOGIC; Q,QB: OUT STD_LOGIC); END FFRS; ARCHITECTURE RTL OF FFRS IS SIGNAL QN,NQN: STD_LOGIC; BEGIN QN= R NOR NQN; NQN= S NOR QN; Q=QN; QB=NQN; END RTL; （3）带复位端、置位端、延迟为 15NS 的响应 CP 下降沿触发的 JK 触发器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JKFF IS PORT( J,K,RST,CLR : IN BIT; CLK : IN BIT; Q,NQ : OUT BIT ); END; ARCHITECTURE A OF JKFF IS SIGNAL Q_S,NQ_S : BIT; BEGIN PROCESS(J,K,RST,CLR,CLK) BEGIN IF RST=1 THEN Q_S=1; NQ_S=0; ELSIF CLKEVENT AND CLK=0 THEN IF CLR=1 THEN Q_S=0; NQ_S=1; ELSIF J=0 AND K=1 THEN Q_S=0; NQ_S=1; ELSIF J=1 AND K=0 THEN Q_S=1; NQ_S=0; ELSIF J=1 AND K=1 THEN Q_S=NOT Q_S; NQ_S=NOT NQ_S; END IF; ELSE NULL; END IF; Q=Q_S; NQ CARRY CARRY=0; END CASE; QA=CNT(0); QB=CNT(1); QC=CNT(2); QD=CNT(3); END PROCESS; END A; 5-145-14 用用 VHDLVHDL 描述一个三态输出的双描述一个三态输出的双 4 4 选一的数据选择器，其地址选一的数据选择器，其地址 信号共用，且各有一个低电平有效的使能端。信号共用，且各有一个低电平有效的使能端。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DUAL_MUX_41 IS PORT( A,B,C,D : IN STD_LOGIC; ENA_N,ENB_N : IN STD_LOGIC; S : IN STD_LOGIC_VECTOR(1 DOWNTO 0); OUTA,OUTB : OUT STD_LOGIC ); END; ARCHITECTURE A OF DUAL_MUX_41 IS SIGNAL P,Q : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN P=ENA_N Q=ENB_N WITH P SELECT OUTA=A WHEN 000, B WHEN 001, C WHEN 010, D WHEN 011, Z WHEN OTHERS; WITH Q SELECT OUTB=A WHEN 000, B WHEN 001, C WHEN 010, D WHEN 011, Z WHEN OTHERS; END A; 5-155-15 试试用用并并行行信信号号赋赋值值语语句句分分别别描描述述下下列列器器件件的的功功能能： ( (1 1) ) 3 3- -8 8译码器 ( (2 2) ) 8 8选选1 1数据选择器 （1 1）功能描述如下：）功能描述如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY decoder38 IS PORT(a,b,c,g1,g1a,a2b:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END decoder38; ARCHITECTURE behave38 OF decoder38 IS SIGNAL inda: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN indaqqqqqqqqq=XXXXXXXX; END CASE; ELSE q=; END IF; END PROCESS; END behave38; （2 2）功能描述如下：）功能描述如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux8 IS PORT(d0,d1,d2,d3,d4,d5,d6,d7:IN STD_LOGIC_VECTOR(7 DOWNTO 0); s0,s1,s2:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END mux8; ARCHITECTURE behave OF mux8 IS SIGNAL s: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN s =s2 WITH s SECLECT d =d0 WHEN 000, d1 WHEN 001, d2 WHEN 010, d3 WHEN 011, d4 WHEN 100, d5 WHEN 101, d6 WHEN 110, d7 WHEN 111, XWHEN OTHERS; END behave; 5-165-16 利用生产语句描述一个由利用生产语句描述一个由 n n 个一位全减器构成的个一位全减器构成的 n n 位减法器，位减法