数字跑表课程设计

内容一、设计目的22.设计方案21.方案演示22.模块电路设计23.定时电路34.计数器模块35.数字秒表流程图36.控制信号的影响4三。总体设计框图5第四，硬件电路设计和程序设计61.设计理念62.控制模块63.十进制计数模块74.十六进制计数模块75.数字管扫描模块76.七段解码显示模块85.程序设计如下9六：编译模拟和硬件测试151.编译模拟152.顶层设计图纸153.仿真后，得到如下仿真波形图16七.硬件实验调试171.开始计时172.悬架173.清除18八.实验经验和体验19九.参考文献20一、设计目的(1)学会使用QuartusII和数字电路知识来构建更复杂的数字电路或系统。(2)学会使用EDA的编程语言FPGA/CPLD设计数字秒表。该设计主要包括功能分析、方案设计和电路测试几个步骤。二。设计计划1.方案论证数字秒表有三个输入端子，即时钟输入(CLK)、复位(CLR)、开始和暂停按钮(PUSE)。复位信号在高电平时有效，可以异步复位秒表。当开始和暂停键处于低电平时，秒表开始计时；当他们处于高位时，他们会暂停；当它们处于低水平时，它们继续基于原始值计数。数字秒表的结构图如下：图1秒表示意图2.模块电路设计数字秒表实际上由计数器、数据选择器、七段数码管解码器和其他模块组成。核心模块应该是计数器，然后是暂停控制和复位控制。3.计时电路计时电路进一步分为三个模块：第一百分钟计时电路、第二计时电路和分钟计时电路。第一百分钟计数电路是一个100位计数器，其100赫兹输入信号作为计数时钟，其进位信号作为第二计数电路的计数时钟。当第二计数器满时，产生的进位信号也被用作分钟计数电路的计数时钟。电路的暂停和复位信号用于控制定时的启动、停止和复位。4.计数器模块数字秒表的计时器功能是在PAUSE处于低电平时开始计数，在100分钟的低电平上加1，在100分钟的高电平上加1，在9分钟的高电平上加1，在秒的低电平上加1，在秒的高电平上加1，在秒的高电平上加1，在秒的高电平上加1。 在秒的高电平上加1，在分位数上加1，在分钟的低电平上加1，在6点钟清除系统。5.数字秒表流程图数字秒表主要由定时器和七段数码管解码器组成。流程如图所示。数字管解码器厘米CLKmsl中止计秒器clr分数计数器图2程序流程图6.控制信号的作用表1控制信号的功能重置clr异步复位信号，高电平有效中止同步暂停信号，低有效计数。sel公用阴数码管的选位信号凹陷公用阴数码管的分段选择信号三、总体设计框图图3设计总框图第四，硬件电路设计和程序设计1.设计理念数字秒表电路的计时范围要求为0.01-1小时，即59分59.99秒。因此，需要获得相对精确的定时基准信号。分频器可以由可编程逻辑器件/现场可编程门阵列测试室提供的频率专门设置。分频器在实验中是非常重要的，因为如果分频器不能满足要求，就会出现一些实验现象，如缺少数字比特和定时不准确。十六进制计数器表示10秒和10点，十进制计数器表示0.01秒、0.1秒、1秒和1点，根据不同的计数进位设置。该电路还需要一个扫描电路来连续扫描每一位的时序结果，并且扫描速度高于输入信号的频率，以避免扫描延迟和显示结果不是当前结果的现象。扫描时需要位码电路。位码电路的功能是选择数字秒表的每一位，以显示七段数码管。2.控制模块为了方便地控制所有计数模块的清零和使能功能，需要设计一个控制模块，因此该模块的功能是控制何时发出置零信号和使能信号来控制计数器的操作。框图如下图所示：Clk是启动/暂停功能按钮(下降沿有效)。首次按下时，clc(控制计数器复位)处于低电平，en(计数)处于高电平。再次按下时，clc保持低电平，en跳至低电平，从而重复该周期。复位是清除按钮(下降沿有效)。每当按下该按钮时，clc跳转变为高电平，en变为低电平以清除计数器。3.十进制计数模块该模块的功能是完成十进制计数功能，同时输出进位信号。框图如下图所示：Clk是时钟信号输入端，rst是计数器清零端(高电平有效)，en是计数器使能端(高电平有效)；Daout是数据输出，cout是进位信号输出。4.十六进制计数模块该模块的功能是完成十六进制的计数功能，同时输出进位信号。其端口功能与十进制计数模块相同，不再重复。5.数码管扫描模块该模块的功能是从每个计数端口选择数据。当相应的数据到达时，数据选择器选择数据并将其输出到七段解码器。同时，它输出位选择信号，通过连接到实验箱上的8字数字显示电路可以显示。框图如下图所示：Clk是时钟信号的输入，ms C1.分钟2 2是来自每个计数端口的数据输入，deout是选择数据后数据选择器的输出，sel是位选择信号的输出。6.七段解码显示模块该模块的功能是将输入的4位二进制数据转换成7段数码管的显示代码，然后输入7段数码管显示数据。框图如下图所示：5.程序设计如下分频器的源代码图书馆。使用电气和电子工程师协会。标准逻辑1164。全部；实体端口(标准逻辑中的CLK:新时钟：输出标准逻辑)；结束飞行计划；平面设计的建筑艺术信号CNTER:整数范围0至10 # 29999 #；开始过程(CLK)信息系统开始如果克莱门特和CLK=1，那么如果碳纳米管=10#29999#那么碳纳米管=0；否则碳纳米管=碳纳米管1；结束中频；结束中频；结束流程；过程开始如果CNTER=10#29999#则NEWCLK=1；ELSE NEWCLK=0。结束中频；结束流程；艺术终结；十六进制计数器的源代码图书馆。使用电气和电子工程师协会。标准逻辑1164。全部；实体TN6 IS端口(标准逻辑中的CLK:标准逻辑中的CLR:标准逻辑中的ENA:CQ:超出0至15的整数范围；执行：输出标准逻辑)；结束TN6TN6 IS的建筑艺术信号CQI:整数范围0至15；开始流程(CLK、ENA)开始如果CLR=1，则CQI=0；埃尔西弗克莱门特和CLK=1如果ENA=1，那么如果CQI5，则CQI=CQI 1；否则CQI=0；结束中频；结束中频；结束中频；结束流程；过程(CQI)信息系统开始如果CQI=5，则进位输出=1；否则进位输出=0；结束中频；结束流程；CQ=CQI；艺术终结；十进制计数器源代码图书馆。使用电气和电子工程师协会。标准逻辑1164。全部；实体TN10是端口(标准逻辑中的CLK:标准逻辑中的CLR:标准逻辑中的ENA:CQ:超出0至15的整数范围；执行：输出标准逻辑)；结束TN10TN10 IS的建筑艺术信号CQI:整数范围0至15；开始流程(CLK、ENA)开始如果CLR=1，则CQI=0；埃尔西弗克莱门特和CLK=1如果ENA=1，那么如果CQI9，那么CQI=CQI 1；否则CQI=0；结束中频；结束中频；结束中频；结束流程；过程(CQI)信息系统开始如果CQI=9，则进位输出=1；否则进位输出=0；结束中频；结束流程；CQ=CQI；艺术终结；扫描电路的源代码图书馆。使用电气和电子工程师协会。标准逻辑1164。全部；使用电气和电子工程师协会。标准逻辑无符号。全部；实体扫描是端口(标准逻辑中的scanclk:incount1，Count2，count3，count4，count5，count 6: in STD _ logic _ VECTOR(3 DOWNTO 0)；:输出标准逻辑向量(2向下0)；输出标准逻辑向量(3向下0)；最终实体扫描；扫描信息系统的体系结构数据流信号ss: TD _ LOGIC _ VECTOR(2下降0)；开始过程(scanclk)开始如果(扫描时钟和扫描时钟=1)则如果(SS=101 )，那么SS= 000其他不锈钢=不锈钢1；结束中频；结束中频；结束流程；S=SS当SS=000 否则，DOUT=计数1当SS=001 否则计数2当SS=010 否则计数3当SS=011 否则计数4当SS=100 否则计数5COUNT6结束数据流。位码选择电路的源程序代码图书馆。使用电气和电子工程师协会。标准逻辑1164 .全部；使用电气和电子工程师协会。标准逻辑无符号。全部；伊玛实体端口（标准逻辑向量中的输入：(2向下0)；输出：输出位向量(7向下0)；结束YIMA义马的建筑艺术开始当INP=000 ELSE 0时，输出(0)=1；当INP=001 ELSE 0时，输出(1)=1；当INP=010 ELSE 0时，输出(2)=1；当INP=011 ELSE 0时，输出(3)=1；当INP=100 ELSE 0时，输出(4)=1；当INP=101 ELSE 0时，输出(5)=1；当INP=110 ELSE 0时，输出(6)=1；当INP=111 ELSE 0时，输出(7)=1；艺术终结；七位数码管显示电路的源程序代码图书馆。使用电气和电子工程师协会。标准逻辑1164 .全部；使用电气和电子工程师协会。标准逻辑无符号。全部；实体委托信息系统端口（标准逻辑向量中的数字：(3向下0)