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目录目录1原理说明1硬件原理图与PCB图2FPGA芯片3复位3时钟4PCB图4综合、仿真结果4仿真步骤6文件说明10原理图10工程10源代码文件10仿真文件10原理说明64位8级流水线加法器，即是将64位拆成8个8位进行运算，最后将8个8位运算的结果相加得出最后的和和进位位。采用8级流水线进行加法运算，则从第一次输入两个加数的第一个时钟起，需要第8个时钟周期对应的和才输出来，之后源源不断的输入加数，则和也不断的输出，如下图所示：8级流水线需要将加法运算拆分成8个时钟周期来完成，每个时钟周期需要将前面计算得到的和、还未进行计算的加数进行缓存，由此，比如第1个8位计算得到的和就需要缓存7次，第2个8位计算得到的和就需要缓存6次，以此类推。同时，还要将未进行计算的加数进行缓存，比如63:56这个8位就需要缓存7次，55:48 这个8位就需要缓存6次。第1个时钟周期：计算第1个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数第2个时钟周期：计算第2个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数第3个时钟周期：计算第3个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数第4个时钟周期：计算第4个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数第5个时钟周期：计算第5个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数第6个时钟周期：计算第6个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数第7个时钟周期：计算第7个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数第8个时钟周期：计算第8个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数并计算出最后的结果。8级流水线对应8个时钟周期，对应代码的8个always模块。硬件原理图与PCB图64位8级流水线加法器只需FPGA最小系统：FPGA芯片复位时钟PCB图综合、仿真结果综合结果如下，全编译成功，用到的资源如下：仿真结果如下，图中箭头所指的结果为263+263=264，即和为0，进位位为1RTL视图如下仿真步骤先打开工程，双击仿真文件。Clk、reset_n、data_in_a、data_in_b已经设置好了，可以在data_in_a、data_in_b上再添加一些数。用鼠标选中摸个区域，出现蓝色阴影。将参数改为如下：时钟周期为20ns，所以开始和结束必须间隔20ns同样地，按照这样设置da
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