计算机组成原理期末总结河南师范大学

1、1. 存储器的层次结构主要体现在Cache主存和主存辅存这两个存储层次上。 Cache主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，接近于Cache的速度，而容量和位价却接近于主存。主存辅存层次在存储系统中主要起扩容作用，其容量和位价接近于辅存，而速度接近于主存14某 8 位微型机地址码为 18 位，若使用 4K4 位的 RAM 芯片组成模块板结构的存储器， 试问： （1）该机所允许的最大主存空间是多少？ （2）若每个模块板为 32K8 位，共需几个模块板？ （3）每个模块板内共有几片 RAM 芯片？ （4）共有多少片 RAM？ （5）CPU 如何选择各模块板？ （1

2、）218 = 256K，则该机所允许的最大主存空间是256K8位（或256KB）； （2）模块板总数 = 256K8 / 32K8 = 8块； （3）板内片数 = 32K8位 / 4K4位= 8 2 = 16片； （4）总片数 = 16片 8 = 128片； （5）CPU通过最高3位地址译码选板，次高3位地址译码选片。地址格式分配如下：15设 CPU 共有 16 根地址线，8 根数据线，并用 MREQ （低电平有效）作访存控制信号， R W 作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片： ROM（2K8 位，4K4 位，8K8 位）， RAM（1K4 位，2K8 位，4K8 位）

3、 及 74138 译码器和其他门电路（门电路自定）。 试从上述规格中选用合适芯片，画出 CPU 和存储芯片的连接图。要求： （1）最小 4K 地址为系统程序区，409616383 地址范围为用户程序区； （2）指出选用的存储芯片类型及数量； （3）详细画出片选逻辑。（1）地址空间分配图如下A15A12A11A8A7A4A3A004K000000000000000000001111111111114K8K000100000000000000011111111111118k12k0010000000000000001011111111111112k16k0011000000000000001111

4、1111111111（2）选片：ROM：4K 4位：2片； RAM：4K 8位：3片；（3）CPU和存储器连接逻辑图及片选逻辑28. 设主存容量为256K字，Cache容量为2K字，块长为4。（1）设计Cache地址格式，Cache中可装入多少块数据？（2）在直接映射方式下，设计主存地址格式。（3）在四路组相联映射方式下，设计主存地址格式。（4）在全相联映射方式下，设计主存地址格式。（5）若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式答：（1）cache地址长度为11位，块内地址长度为2位。主存地址位数为18位 9位2位缓存块号块内地址Cache可装入29=512个

5、块（2）直接映射方式7位9位2位标记缓存块号块内地址（3）四路组相连9位7位2位标记组地址块内地址（4）全相连16位2位标记块内地址（5）直接映射方式7位9位4位标记缓存块号块内地址四路组相连9位7位4位标记组地址块内地址全相连16位4位标记块内地址29. 假设CPU执行某段程序时共访问Cache命中4800次，访问主存200次，已知Cache的存取周期是30ns，主存的存取周期是150ns，求Cache的命中率以及Cache-主存系统的平均访问时间和效率，试问该系统的性能提高了多少？答：命中率h=4800/（4800+200）= 96%平均访问时间 ta= 0.96*30+0.04*150=

6、34.8ns效率e=tc/ta=30/34.8=86.2%性能提高倍数 150/34.8 -1 =3.330. 一个组相联映射的Cache由64块组成，每组内包含4块。主存包含4096块，每块由128字组成，访存地址为字地址。试问主存和Cache的地址各为几位？画出主存的地址格式。答：缓存块号6位，块内地址7位，cache地址为13位。组地址6-2=4位，主存块号12位，块内地址7位。主存地址19位8位4位7位主存标记组地址块内地址32. 设某机主存容量为4MB，Cache容量为16KB，每字块有8个字，每字32位，设计一个四路组相联映射（即Cache每组内共有4个字块）的Cache组织。（1

7、）画出主存地址字段中各段的位数；（2）设Cache的初态为空，CPU依次从主存第0、1、289号单元读出90个字（主存一次读出一个字），并重复按此次序读8次，问命中率是多少？（3）若Cache的速度是主存的6倍，试问有Cache和无Cache相比，速度约提高多少倍？答：（1）考虑按字编址：10位7位3主存标记组地址块内地址（2）当主存读0号字单元时，将主存0号字块（07）调入Cache（0组0号块），主存读8号字单元时，将1号块（815）调入Cache（1组0号块） 主存读89号单元时，将11号块（8889）调入Cache（11组0号块）。不命中次数为 90/8 = 12 （上取整）总访问次数

8、为 90*8=720Cache命中率 =（720-12）/720=98%（3）设无Cache时访主存需时720T（T为主存周期），加入Cache后需时： 708T/6+12T =（118+12）T=130T 则：720T/130T =5.54倍 有Cache和无Cache相比，速度提高了4.54倍左右8试比较静态 RAM 和动态 RAM。 特性SRAMDRAM存储触发器电容破坏性读出非是需要刷新不要需要地址复用无有运行速度快慢集成度低高功耗高低适用场合cache大容量主存 控制单元的功能：1.控制单元具有发出各种微指令（控制信号）序列的功能.2.MAR 与地址总线相连 ：存放欲访问地址的单元；

9、3.MDR 与数据总线相连存放 将写入存储器的信息或者将从存储器中读出的信息；指令寄存器IR ：存放现行指令4.指令计数器 PC 存放现行指令的地址 ，具有计数功能；5.不同指令的执行周期的微操作是不同的 结合最后综合性实验 6.一条机器指令对应一个唯一的微程序；7.机器周期：所有指令执行过程中的一个基准时间8.一个指令周期包含 若干个机器周期，一个机器周期包含若干个时钟周期（节拍）：注 机器周期和节拍数可以不等 9.CPU的主频越快，机器的运行速度也越快。10.主机平均指令执行速度之比=主机的主频之比 11.机器的速度不仅与主频有关，还与机器周期中所包含的时钟周期数以及指令周期中所包含的机器

10、周期数有关 。（p） cpu的主频越快，计算机的运行速度就越快。12.机器周期所包含时钟周期少的机器，速度更快。13.控制方式：同步控制 异步控制 联合控制 人工控制 控制单元的设计：14.指令的操作码是决定控制单元发出不同信号的关键15.微程序控制单元的核心部件 ：控制存储器16.每一条微程序包含若干个微指令17.在同一指令系统下：任何一条机器指令的取指令操作是相同的18.控制器中微程序的个数： 419.机器指令数 取指 间接寻址 中断周期20.微程序执行过程关键问题 ：如何形成微操作指令以及微操作指令的地址。21.微指令的编码方式： 直接编码方式 字段直接编码方式 字段间接编码方式 混合编

11、码 其他22.后续指令微地址的形成方式： 1.直接由微指令的下地址字段指出 2.由机器指令的操作码形成23.微指令的格式; 水平型微指令 ：一次能定义并执行多个并行操作的指令 垂直型微指令： 采用类似机器指令操作码的方式，在微指令字中， 设置微程序操作码字段，由操作码规定微指令的功能 24. 由编码方式直接编码方式 字段直接编码方式 字段间接编码方式 混合编码 均为水平型微指令 直接编码 编码速度最快水平型微指令垂直型微指令并行操作能力强，效率高，灵活性强执行一条机器指令所需要的微指令数目少 速度快用较短的微程序结构换取较长的微指令结构相反与机器指令差别较大机器指令相似 25.每一条机器指令由

12、若干个微指令组成的微程序来解释执行26.控制器的设计可分为 组合逻辑设计和微程序设计1.CPU的结构与功能: 时间控制 操作控制 数据加工 处理中断指令控制功能2.控制器具有的功能： 取指令、分析指令、执行指令3.cpu中寄存器分类：属于用户可见寄存器属于控制和状态寄存器4.MAR：存储器地址寄存器 存放将要访问的存储单元地址5.MDR; 存储器数据寄存器 参上6.在同一指令系统下，所有指令的取之周期均相同。7.指令周期：cpu完成一条指令的时间，不同指令的操作操作功能不同，因而取指周期也不同。8.间址寻址的指令周期包括取指周期、间址周期、执行周期9.一个完整的指令周期包括取指、间址、执行、中

13、断周期。a)提高处理机速度：提高器件的性能和改进系统的结构，开发系统的并性10.提高访存速度: 提高存储芯片的性能11.提高运算速度:采用高速芯片和快速进位链以及改进算法等措施。12.影响流水线性能的因素;a)结构相关 资源相关 不同指令使用同一资源时产生的b)、数据相关 重叠操作改变对操作数的读写访问顺序 解决方法 后推法 采用定向技术法 不包括 读后读c)、控制相关 解决方法 尽早判别转移是否发生，尽早生成目标转移地址13.流水线性能：吞吐率 加速比 效率14.中断判优：可由硬件或者软件实现： 硬件排队 软件排队15.寻找入口地址的方法:硬件向量法 软件查询法a)中断隐指令由硬件自动完成：

14、 保护程序断点 寻找中断服务程序的入口地址 关中断16.恢复现场；在中断返回前，将寄存器的内容恢复到中断处理前的状态1.缓存、主存和辅存组成三级存储系统，分级的目的是提高访存速度、扩大存储容量。2.半导体静态RAM依据触发器原理存储信息，半导体动态RAM依据电容存储电荷远离存储信息，因此动态RAM 一般在2ms时间内必须刷新一次，刷新与行地址有关，该地址由刷新地址计数器给出。3.动态半导体存储器的刷新一般有集中刷新、分散刷新、异步刷新三种方式，之所以刷新是因为存储电荷的电容放电。4.半导体静态RAM进行读/写操作时，必须先接受地址信号，在接受片选信号和读写信号。5.主存可以和缓存、辅存、CPU

15、交换信息，辅存可以和主存交换信息，快速缓存可以和主存、CPU交换信息。6.缓存是设在主存和CPU之间的一种存储器，其速度与CPU速度匹配，其容量与缓存中数据的命中率有关。7.使用高速缓冲存储器是为了解决CPU和主存的速度匹配问题，缓存的地址对用户是透明的，存储管理主要由硬件实现。使用虚拟存储器是为了解决扩大存储器容量问题，存储管理主要由硬件和操作系统实现。后一种情况下，CPU不直接访问第二级存储器。8.存储器由m(m=1,2,4,8,.)个模块组成，每个模块有自己的地址和数据寄存器，若存储器采用模m编址，存储器带宽可以增加到原来的m倍。9.主存和缓存的地址映射方法很多，常用的有直接映射、全相联

16、映射、组相联映射，在存储管理上常用的替换算法是先进先出算法和近期最少使用算法。10.缓存的命中率指CPU要访问的信息已在缓存中的比率，命中率与缓存的块长与容量有关。11.一个容量为16M*8位的DRAM芯片，其地址线有24条，数据线有8条，地址范围为H到FFFFFFH。12一个四路相连的缓存，容量为16KB，假设块长为4个32位的字，则地址为FEDCBAH的主存单元映射到缓存的第203组内。13.一个采用直接映射方式的缓存，其块长为4个16位的字，容量为4096字，主存容量为64K字，则缓存有1024块，主存有16K块。第五章1.I/O接口通常具有选址、传送命令、传送数据、反应设备状态的功能。

17、2.直接存储器存取的特点是直接数据通路。3.I/O处理机又称为外围处理机，它基本独立于主机工作，即可完成I/O通道要完成的I/O控制，又可完成码制变换、格式处理、数据块检错、纠错等操作。4.输入输出系统有I/O软件和I/O硬件组成。5.I/O地址码的编址可采用两种方式：统一编址和不统一编址，前者需有独立的I/O指令，后者可通过访存指令和设备交换信息。6.I/O设备与主机的连接方式通常有两种：辐射式和总线式。7.I/O设备与主机交换信息时，共有5种控制方式：程序查询方式、程序中断方式、直接存储器存取方式、I/O通道方式、I/O处理机方式。8.程序查询方式是由CPU通过程序不断查询I/O设备是否已

18、做好准备，从而控制I/O设备与主机交换信息。CPU不能执行原程序，可见这种方式使CPU和I/O设备处于串行工作状态，CPU工作效率不高。9.接口可以看成是两种硬设备之间的连接电路，也可以是两个软件之间的共同逻辑边界。10.I/O总线包括数据线、设备选择线、命令线、状态线。11.单个I/O设备的查询流程有：测试指令、传送指令、转移指令。12.计算机在执行程序的过程中，当出现异常情况或特殊请求时，计算机停止现行程序的运行，转向对这些异常情况或特殊请求的处理，处理结束后再返回到现行程序的间断处，继续执行原程序，这就是“中断”。13.在I/O接口电路中必须配置相关的硬件线路：中断请求触发器、中断屏蔽触发器、排队器、中断向量地址形成部件（设置编码器）、程序中断方式接口电路的基本组成。14.中断服务程序的流程分为4大部分：保护现场、中断服务、恢复现场、中断返回。15.通常DMA与主存交换数据时采