实验二简单组合电路的设计

1、 可编程逻辑设计实验二报告学院：物理与信息工程学院专业：通信工程年级：2007级班级：二班学号：姓名：林明明 指导老师：杨秀芝实验二 简单组合电路的设计一、实验目的：熟悉QuartusII VHDL文本设计流程全过程。学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。二、实验原理VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准(IEEE),本次实验是用VHDL设计一个简单的数字组合逻辑电路，并结合QuartusII环境和实验电路进行硬件测试。三、实验内容：1） 根据实验一中一位全加器的电路原理图，改用VHDL语言文本输入方法，设计一位全加器，要求采用结构化的描述

2、方法。设计完成后，利用QuartusII集成环境进行时序分析、仿真，记录仿真波形和时序分析数据。2） 用VHDL语言设计一个四选一数据选择器电路。要求先设计一个二选一数据选择器mux21，然后利用元件例化语句设计四选一数据选择器mux41，同样请给出时序分析数据和仿真结果。3）硬件测试（选用器件 EPF10K10 Pin84）管脚锁定：1）一位全加器 a PIO23(I/O19) 30 SW1 b PIO24(I/O20) 35 SW2 ci PIO25(I/O21) 36 SW3 s PIO21(I/O16) 27 LED10 co PIO19(I/O8) 29 LED122)四选一数据选择

3、器 a1 PIO23 30 SW1a0 PIO24 35 SW2d3 PIO27 38 SW5d2 PIO28 39 SW6d1 PIO29 47 SW7d0 PIO30 42 SW8yout 29 LED12四、思考题比较原理图输入法和文本输入法的优缺点。五、实验结果：1.一位全加器的VHDL描述：(1)一位半加器的VHDL描述library ieee;use ieee.std_logic_1164.all;entity h_adder is port(a,b:in std_logic; co,so:out std_logic);end entity h_adder;architecture

4、 fh1 of h_adder is begin so=not(a xor (not b); co=a and b;end architecture fh1;(2)或门逻辑的VHDL描述library ieee;use ieee.std_logic_1164.all;entity or2a is port(a,b:in std_logic; c:out std_logic);end entity or2a;architecture one of or2a is begin cain,b=bin,co=d,so=e); u2:h_adder port map(a=e,b=cin,co=f,so=

5、sum); u3:or2a port map(a=d,b=f,c=cout);end architecture fd1;仿真波形：测试结果及分析： 20us30us：0+1+0=0130us40us: 0+1+1=1040us50us: 1+0+0=01;50us60us: 1+0+1=10;60us70us: 1+1+0=10;70us80us: 1+1+1=11;显然，ain+bin+cin=cout*2+sum，如此，电路的一位全加功能得以验证。2.四选一数据选择器的VHDL描述：(1)二选一数据选择器的VHDL描述library ieee;use ieee.std_logic_1164

6、.all;entity mux21 is port(a,b:in std_logic; s:in std_logic; y:out std_logic);end entity mux21;architecture one of mux21 is begin process(a,b,s) begin if s=0 then y=a; else yain,b=bin,s=s0,y=temp1); u2:mux21 port map(a=cin,b=din,s=s0,y=temp2); u3:mux21 port map(a=temp1,b=temp2,s=s1,y=yout);end archit

7、ecture bhv;仿真波形：200us202.5us：s1=1,s0=0,yout=cin=0;202.5us210us：s1=1,s0=1,yout=din=1;210us217.5us：s1=0,s0=0,yout=ain=0;217.5us255us: s1=0,s1=1,yout=bin=0;测试结果及分析：经过仔细分析数据，得知a. 当选通信号s1，s0分别为0，0时，yout输出信号ain;b. 当选通信号s1，s0分别为0，1时，yout输出信号bin;c. 当选通信号s1，s0分别为1，0时，yout输出信号din;d. 当选通信号s1，s0分别为1，1时，yout输出信号din.符合四选一电路的设计要求。【问题回答】：比较原理图输