第三章5402DSK硬件设计

1、5402DSK 硬件设计 SMC34C60并行接口芯片功能说明：完成并行打印机接口信号与AT总线之间的转换，支持SPP、EPP、ECP并行接口，可与8位或16位外设接口，可将8比特 或16比特的ISA数据分解为4比特 或8比特的并口数据块。在DSK中的作用是将并行口信号转化为能够与TBC 74ACT8990相连接的总线信号。包括以下信号类型： 数据总线：SD15SD0地址总线：SA4SA0控制总线：PP_SRDPP_SWRTBC_CSHPI_CSPP_CS2 74ACT8990测试总线控制器（TBC）功能说明：符合IEEE标准1149.1(JTAG标准)的主控器，带16比特的通用主机接口，AC

2、T8990测试总线控制器是TI测试集成电路的成员之一，支持IEEEE标准1149.11990（JTAG）边界扫描以帮助复杂电路板的生产制造，功能是控制JTAG串行测试总线。JTAG串行测试总线需要的信号有：测试时钟（TCK），测试模式选择（TMS），测试数据输入（TDI），测试数据输出（TDO），这些信号可以直接连接到目标器件而不需要附加逻辑，TBC产生TMS和TDI信号给目标器件，从目标接收TDO信号，将测试时钟输入（TCKI）缓冲至测试时钟输出（TCKO）给目标器件使用，TMS、TDI和TDO信号可以直接或经过最多31bits延迟的流水线连接到目标，因为TBC可以配置为最多产生6个单独的T

3、MS信号TMS（50），可以用来控制最多6个并接在一起的目标扫描路径（共享公共的TCK、TDI和TDO信号）。TBC最常见的操作是同步TCKI，测试关闭（TOFF）输入信号用于目标接口的输出控制，测试复位（TRST）输入用于TBC的硬件/软件复位。另外，四个事件EVENT（30）I/O用于与目标装置的异步通信。每个事件有自己的事件产生/检测逻辑，检测到的事件可用两个16bit计数器进行计数，TBC在主处理器/控制器的控制下通过5bit地址总线ADRS（40）和16bit读/写数据总线DATA（150）进行操作，读（RD）和写（WR）选通信号由严格的主机接口定时完成而与TCKI周期无关。除了控制

4、和状态寄存器，24个寄存器中的任一个都可被读/写。TBC还包括两个命令寄存器、1个读缓冲区、1个写缓冲区。TBC的状态通过准备好（RDY）信号和中断（INT）输出信号传送给主机，主机收到的命令导致TBC产生TMS序列，需要将目标从任一稳定的测试访问端口（TAP）控制器状态迁移到任一其它的稳定的TAP状态。出现在所选TDI输入（TDI1或TDI0）的串行数据传输到读缓冲区，可以被主机读取最多16比特的串行数据流，从TDO输出传送的串行数据由主机写入写缓冲区。DSP的JTAG接口与仿真器的JTAG接口的比较：TMS320VC5402 DSP的JTAG接口仿真口的JTAG接口信号名称信号方向信号名称

5、信号方向TCKInputTCKOutTDIInputTDIOutTD0Output/HzTD0InputTMSInputTMSOutTRSTInputTRSTOutEMU0I/O/ZEMU0InputEMUI/OFFI/O/ZEMUI/OFFInputTESTINCTBC与DSP JTAG接口之间的连接（通过选择器）TBC DSP TMS0 TMS0TDO TDITDIO TDOTCK TCKEVT0 EMU0EVT1 EMU1EVT3 TRST并行口、并口控制器、TBC控制器、JTAG、HPI之间的关系示意图：TBC74ACT8990PPC34C60并行口JTAG 5402 DSPHPIBU

6、FFER 74CBT3257 复用/解复用器74CBT3257 是4比特的2选1复用/解复用器（选择器/分配器）。输入电平兼容TTL电平，导通电阻为5，控制引脚有两个：输出使能（OE）和选择控制（A/B）。功能表：输 入功 能OEA/BLLY=ALHY=BHX断开连接 功能说明：U13、U14：74CBT3257是DSP上的JTAG接口引脚信号与来自并行打印机接口（DSK板内部仿真器的JTAG接口）和外部JTAG仿真接口之间的切换电路，通常JTAGSEL1信号为3.3V高电平，此时，DSK板内部的JTAG接口与DSP相连；当插入外部仿真器时，JTAGSEL1信号变为低电平，U13、U14将外部

7、JTAG接口（J1）与DSP相连。如下图所示：B74CBT3257A来自TBC（74ACT8990）的内部JTAG接口与DSP的JTAG接口DSK板上的外部JTAG接口JTAGOE1JTAGSEL1 TPS73HD318 双路输出的低压差稳压器功能说明：最大输出电流1A，输出电压3.3V/2.5V、3.3V/1.8V且3.3V可调。输入、输出压降当电流为1A时典型值为350mv。此稳压器是为DSP应用而设计的，可用于任何多输出电压的应用环境，每个稳压器可提供1A电流，两个低电平有效的复位信号允许core（核）逻辑和I/O单独复位，因为PMOS器件表现出非常低的阻值，所以跌落电压非常低并且直接反

8、映在输出电流。另外，静态电流非常低（85uA），这两个典型特性显著提高对于电池供电系统的工作寿命。另外，它还具有休眠模式，可把静态电流降到1uA，TPS33HD318可提供1.8V和3.3V工作电压，工作温度范围为-40125。双电源DSP系统典型应用：输入电压5V，输出电压1.8V、3.3V。输出端连接大的滤波电容33uf来处理大的瞬态电流，可以产生复位信号来复位DSP和系统。 CY2071A单锁相环、通用EPROM可编程的时钟发生器特点： 使用单锁相环结构，从外部信号源产生用户需要的频率。 EEPROM可编程，易于定制和快速改变。 厂家编程（CY2071A，CY2071AY）或用户现场编程

9、（CY2071AF、CY2071AFI）可选。 最多3种可配置的输出，可从单片器件产生3种相关频率。 低斜率、低漂移、高精度输出，符合严格的工业标准的定时需求。 内部环部滤波器，减少外部元器件的需求。 电源管理引脚（OE）支持低电源应用。 频率选择项，3个输出中有两个用户可选择频率。 可配置为5V或3.3V工作，支持工业标准的设计平台。 8脚150mil SOIC封装，节省电路板空间。选择指南：引脚说明：功能描述：CY2071A是通用时钟合成器，提供3个可配置的时钟输出，并且可工作于3.3V和5V电源，片上参考时钟设计为10M25M，外部参考时钟频率可在1MHZ和30MHZ之间，CY2071A

10、有1个PLL和3个EPROM配置系数的输出时钟：CLKA、C1KB和C1KC。输出时钟可从PLL或参考时钟产生，或从选择的分频器产生。另外，第8脚可配置为输出使能或选择输入。在一个系统中，CY2071A可代替多个振荡器，从而降低费用和电路板空间。因此，这种器件特别适合于需要多个、精确、稳定时钟的应用场合。当需要不相关的输出频率时，考虑使用CY2081；当需要多于3个输出的时候，考虑使用CY2291、CY2292或CY2907。 CY37064VP100 高性能CPLD芯片 使用了JTAG可在线编程（ISP），高密度（32到512个宏单元，32到264个I/O引脚，5个专用输入，包括4个时钟引脚

11、，分为3.3V和5V版本。ultra37000 5.0V器件：工作于5V电源的ultra37000器件，支持5V或3.3V I/O电平，Vcco连接提供了与5V或3.3V总线相接口的能力，通过将Vcco引脚连接到5V，用户在输出端可得到5V TTL电平。如果Vcco连接到3.3V，输出电平符合3.3V JEDEC标准的CMOS电平并且兼容5V电平，此类器件需要5V ISR编程。ultra37000 3.3V器件：工作于3.3V电源的器件，所有的Vcco引脚需要3.3V，这可以降低电源功耗。这些器件支持3.3V JEDEC标准的CMOS电平，并且兼容5V电平，此类器件允许3.3V ISR编程。C

12、PLD逻辑中输入信号、输出信号的逻辑关系以及端口地址如下：I/O属性地址线A19、A15、A00A03输入数据总线D07D00双向控制线MP/MC、MSTRB、IOSTRB、IS、PS、DS、R/W、SW-RST、RS-318、SD00SD04、SA0SA3、TBC-RST、TBC-WR、TBC-RDJTAGOE1、TBC-CS、SYSTEM-RESET输入HPI接口相关信号PP_SWR、HRDY、TBC_CS、PP_CS2子板输入信号INT1I、INT2I、INT3I输出信号DSP_RST、WE、RD、INT1、INT2、INT3片选信号FLASH、RAM、JTAGOE用户指示灯USR_LE

13、D1、USR_LED2、USR_LED3端口地址基于CPLD译码的控制寄存器：0X00000X7FFF子板存储器（0X80000XFFFF）。DSP CPLD 寄存器定义及I/O地址：CNTL10X000STAT0X0001主机存取控制和状态寄存器CNTL20X0004DM CTRL0X0002 CY7C1021 64KX16 静态RAM CY7C1021是高性能的CMOS静态RAM，大小是65536x16bit，不被选择时，此器件的自动掉电性能极大地降低功耗。 当写入芯片时可将片选（CE）和写使能（WE）输入置低，如果低字节允许（BLE）是低电平，则I/O 引脚的数据（I/O1I/O8）写入

14、地址A0A15指定的单元。如果高字节允许（BHE）是低电平，则I/O 引脚（I/O9I/O16）的数据被写入地址A0A15指定的存储单元。读芯片时将片选（CE）和输出使能（OE）置低，同时强制WE为高电平，如果（BLE）低字节使能为低，则由地址引脚指定的存储单元的数据出现在I/O1I/O8，如果高字节使能（BHE）为低，则存储单元的数据出现在I/O9I/O16，当器件不被选择（CE为高）、禁止输出（OE为高）、BHE和BLE无效（为高）或在写操作期间（CE为低且WE为低）时，输入/输出引脚（I/O1I/O16）被置于高阻状态。选择指南： 后缀“-10”、“-12”、“-15”、“-20”指明了

15、存储器的最大存储时间；电源电压3.3V10；工作温度：商业级：070；工业级：-4085。 SST39VF400A 4Mbit多用途Flash存储器 SST39VF400A是256Kx16非CMOS多用途Flash存储器，写操作（编程或擦写）使用2.73.6V单电源，典型写编程时间为14us，可反复擦写次，数据可保持100年，数据访问时间为7090 ns，擦除和编程时间为：一扇区擦除时间：18ms （典型）一块 擦 除时间：18ms （典型）一片 擦 除时间：70ms （典型）一字 编 程时间：14us （典型） 对于Flash存储器，通常有以下几种操作：读；写编程；扇区/块擦除；芯片擦除。

16、74LVTH16245 3.3-V 16-bit总线收发器（带3态输出）功能说明：可以与5V系统的TTL器件相接口，可以作为两个8位的收发器或1个16位的收发器使用，允许数据从A总线传输到B总线或从B总线传输到A总线，取决于方向控制端（DIR）输入的逻辑电平，输出使能（OE）用于禁止器件工作，以有效地隔离总线。有效的总线保持电路将未使用或悬浮的数据输入保持在有效的逻辑电平，当VCC在01.5V之间时，无论上电或掉电，器件呈现高阻状态，为了确保电源为1.5V以上时为高阻状态，OE应通过1个上拉电阻接到VCC，电阻的最小值取决于驱动器的电流泄漏能力，74LVTH16245A的工作温度从-40到85

17、。功能表输入操作OEDIR L L HLHXBAAB隔离（高阻） 特点： 工作电压最低为2.7V； 支持5V输入和输出； 不需要外部上拉下拉电阻。 TLC320AD50 输入输出模拟通道 子板接口总线。上电复位后，外部寄存器存取控制寄存器位的状态（值）： FLASHEMS=1 DM-SEL=0连接仿真器时，要求mp/mc=0，此时，flash位于数据存储器空间，RAM位于程序存储器空间，扩展报位于高32K瞻远瞩I/O空间，当程序存储器空间，RAM位于数据存储器空间和程序存储器空间的高512K扩展报在I/O空间，仿真状态下，相关引脚和比特值以及存储器分配情况:flash Boot 下：HPI引导

18、时中断产生控制：HINT连接到INT2，在Boot Coader时，令HIIN=0，激活INT2。如何通过HPI口写程序，以及0x7c 、0x7f处的起始地址Mp/mcDROMOVLY =1 flash位于数据空间，ram位于程序空间；FLASHenb =0 flash位于程序空间，ram位于程序和数据空间； =0 位于高32K I/O空间；DM-SEL =1 位于高32K 数据空间；上电后MP/MC=0 flash们于数据空间，地址范围4000EFFFH flash=dsp_ds# mstrbFLASHENB=1 ram位于程序空间，地址范围0FFFFH ram=dsp_ps#_19# mstrbDM-SEL=0 扩展报上存储器们于高32K I/O空间，ex_cs=dsp_is#a15;MP/MC=0一步 flash位于程序空间的0X800000X