四选一选择器综述

1、实验报告实验课程名称 VHDL 四选一选择器年级电 技 111专业电子科学与技术学生姓名周伦稳学号11070100862013 年 12 月4 选 1 数据选择器1设计背景和设计方案11 设计背景该设计是以数字电子技术为基础， 实现数据从四位数据中按照输入的信号选 中一个数，来实现所期望的逻辑功能。1 2 设计方案用拨码开关作四位数据及两位控制端的输入， LED 作输出，通过拨码开关 组成控制输入端 s1和 s0 不同组合，观察 LED 与数据输入端 a,b,c,d的关系，验 证四选一数据选择器设计的正确性。使用逻辑门电路与、或、非的组合来表达 4 选 1 数据选择器，通过控制输入的信号来控制

2、输出的信号值。其逻辑电路图如下：D0 D1 D2 D3其示意框图如下：其中输入数据端口为 D0、D1、D2、 D3，A、A为控制信号， Y 为输出令 AA=“00”时，输出 Y=D0 ；令 AA=“01”时，输出 Y=D1 ； 令 AA=“10”时，输出 Y=D2 ； 令 AA=“11时，输出 Y=D3 ；输入数据D0D 1D 2D 34 选1Y数据选择器真值表如下：输入输出D A1 A0YD0 0 0D0D1 0 1D1D2 1 0D2D3 1 1D32方案实施1）程序 1 211 设计思路四选一多路选择器设计时，定义输入 S 为标准以内漏记为 STD_LOGIC,输出 的信号 Z 的数据类

3、型定义为 2 位标准逻辑矢量位 STD_LOGIC_VECTOR( 1 DOWNTO 0 ). 使用 LIBRATY 语句和 USE 语句，来打开 IEEE 库的程序包 STD_LOGIC_1164.ALL 。当输入信号时， 程序按照输入的指令来选择输出， 例如 输入信号为“ 00”时，将 a 的值给 z，进而输出 z 的值，输入信号为“ 11”是， 将 a 的值给 z ，进而输出 z 的值。若输入信号是已经定义的四个信号之外的值时 (即当 IF 条件语句不满足时) ，输出值为 x，并将 x 的值给输出信号 z。这样即 可实现四选一数据选择的功能。212 程序LIBRARY IEEE;USE

4、IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 isPORT (a,b,c,d :IN STD_LOGIC;s:IN STD_LOGIC_VECTOR(1 DOWNTO 0);z: OUT STD_LOGIC);END mux41;ARCHITECTURE one OF mux41 ISBEGINPROCESS( s,a,b,c,d)BEGINCASE s ISWHEN 00 = z z z z z q q q q null;end case;end process;END b_mux4;223运行结果当输入信号“ 00”时，输出信号 z 的值为 i0; 当输入信号“ 01”时，输出信号 z 的值为 i1; 当输入信号“ 10”时，输出信号 z 的值为 i2;当输入信号“ 11”时，输出信号 z 的值为 i3224 波形仿真及描述 输入：a 的波形周期为 20ns,b的波形周期为 15ns,c 的波形周期为 20ns,d的 波形周期为 1